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AR# 67354

JESD204 PHY - CPLLPD が 2 us 以上 High に保持されない

説明

『UltraScale アーキテクチャ GTH トランシーバー ユーザー ガイド』 (UG576) および『UltraScale アーキテクチャ GTY トランシーバー ユーザー ガイド』 (UG578) に、CPLL を適切にリセットするためには、CPLL のリセットに使用する CPLLPD を 2 us 以上 High に保持する必要する必要があると記述されています。

外部リセット ピン (tx_sys_reset および rx_sys_reset) を使用すると JESD204 PHY コアでこのタイミング要件が満たされません。この問題は、CPLL を使用するデザインでのみ発生します。

ソリューション

CPLLPD ピンでタイミング要件が満たされるようにするには、CPLL を使用する UltraScale および UltraScale+ デザインすべてで、コアの AXI4-Lite インターフェイスをイネーブルにし、レジスタ 0x408 を 2 us 以上 High に保持します。

JESD204 IP の一部として JESD204 PHY を使用する場合 (JESD204 はコア内の共有ロジックを使用して生成)、JESD204 IP を [Include Shared Logic in example design] をオンにして生成し、その後 JESD204 PHY を別に生成して AXI4-Lite インターフェイスを含めることをお勧めします。

これにより、レジスタ 0x408 にアクセスできるようになります。

この問題は、2016.3 リリースの JESD204 PHY IP (v3.2) で修正されています。

AR# 67354
日付 11/25/2016
ステータス アクティブ
種類 既知の問題
デバイス
  • Virtex UltraScale
  • Kintex UltraScale
  • Kintex UltraScale+
  • More
  • Virtex UltraScale+
  • Zynq UltraScale+ MPSoC
  • Less
ツール
  • Vivado Design Suite - 2015.4
  • Vivado Design Suite - 2016.1
  • Vivado Design Suite - 2016.2
IP
  • JESD204
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