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AR# 67392

UltraScale/UltraScale+ Memory IP - パルス幅違反が発生することがある

説明

問題の発生したバージョン: DDR4 2.0 (Rev. 1)、DDR3 v1.2 (Rev. 1)、RLDRAM3 v1.2 (Rev. 1)、QDRII+ v1.2 (Rev. 1)、QDRIV v1.1 (Rev. 1)

修正バージョン: (Xilinx Answer 58435) を参照

UltraScale および UltraScale+ Memory IP では、最大入力クロック周波数を超えた値が間違って許容されるため、タイミングのチェック時にパルス幅違反が発生することがあります。

ソリューション

パルス幅違反を回避するには、Memory IP GUI で選択されている入力クロック周波数がターゲット FPGA デバイスに対して、DC 特性および AC スイッチ特性データシート (DS923、DS922、DS893、DS892) で定義されているサポート範囲内になるようにします。


DS923 『Virtex UltraScale+ FPGA データシート: DC 特性および AC スイッチ特性』
DS922 『Kintex UltraScale+ FPGA データシート: DC 特性および AC スイッチ特性』
DS893 『Virtex UltraScale FPGA データシート: DC 特性および AC スイッチ特性』
DS892 『Kintex UltraScale FPGA データシート: DC 特性および AC スイッチ特性』

改訂履歴

2016/06/15

AR# 67392
日付 01/12/2018
ステータス アクティブ
種類 既知の問題
デバイス
  • Kintex UltraScale
  • Kintex UltraScale+
  • Virtex UltraScale
  • Virtex UltraScale+
ツール
  • Vivado Design Suite - 2016.4
  • Vivado Design Suite - 2016.3
  • Vivado Design Suite - 2016.2
IP
  • MIG UltraScale
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