問題の発生したバージョン: 4.2 (Rev1)
修正バージョンおよびその他の既知の問題: (Xilinx Answer 57945)
UltraScale FPGA Gen3 Integrated Block for PCI Express コアで、複数のリセット後にリンク アップ エラーが発生するという問題が確認されています。
このエラーが発生すると、LTSSM ステートは Detect.Quiet および Detect.Active 間をトグルし続けます。
このアンサーは、PCI Express ソリューション センターの一部です。
(Xilinx Answer 34536) | ザイリンクス PCI Express ソリューション センター |
これは既知の問題で、次のコア リリースで修正される予定です。Vivado 2016.2 でこの問題を修正するには、このアンサーに添付されているパッチをインストールしてください (説明は下を参照)。
方法 1:
方法 2:
手動で修正をする必要のある場合は、このアンサーに添付してある修正済みの次のパッチ ファイルを参考にしてください。
2 つのファイル セットを比較して、デザインを適宜変更してください。IP 制約ファイルで次のように変更してください。
変更前:
set_false_path -from [get_pins {gt_top_i/phy_rst_i/idle_reg/C}] -to [get_pins {pcie3_uscale_top_inst/init_ctrl_inst/reg_phy_rdy_reg[0]/D}]
変更後:
set_false_path -from [get_pins {gt_top_i/phy_rst_i/idle_reg/C}] -to [get_pins {pcie3_uscale_top_inst/init_ctrl_inst/reg_phy_rdy_reg[*]/PRE}
set_false_path -from [get_pins {gt_top_i/phy_rst_i/idle_reg/C}] -to [get_pins {pcie3_uscale_top_inst/init_ctrl_inst/reg_reset_timer_reg[*]/CLR}]
注記: 「問題の発生したバージョン」は、問題が最初に発見されたバージョンを示します。
問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは行われていません。
改訂履歴
2016/07/19 - 初版
タイトル | サイズ | ファイルタイプ |
---|---|---|
AR67422_Vivado_2016_2_preliminary_rev1.zip | 823 KB | ZIP |
Modified_Files_With_Patch_Vivado_2016_2.zip | 11 KB | ZIP |
Modified_Files_Without_Patch_Vivado_2016_2.zip | 11 KB | ZIP |
Answer Number | アンサータイトル | 問題の発生したバージョン | 修正バージョン |
---|---|---|---|
57945 | UltraScale FPGA Gen3 Integrated Block for PCI Express - リリース ノートおよび既知の問題 | N/A | N/A |
AR# 67422 | |
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日付 | 11/14/2016 |
ステータス | アクティブ |
種類 | 既知の問題 |
IP |