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AR# 67459

Vivado 2016.1/2016.2 FIFO Generator: 非同期リセットのディアサート後に有効な書き込みなしで empty (または AXI インターフェイスの場合は *valid) 信号が Low になる問題を解決する FIFO Generator v13.0 用のパッチ アップデート

説明

非同期リセット設定を使用して FIFO Generator コアを生成すると、有効な書き込み操作なしで empty (または AXI インターフェイスの場合は *valid) 信号がディアサートされる可能性があります。

この状況は、[Enable Safety Circuit] オプションを使用している場合に、非同期リセットがクロックの立ち上がりエッジでディアサートされると発生する場合があります。

この動作は、FIFO Generator コアの AXI インターフェイスでも発生することがあります。

この問題は、合成後のシミュレーションおよびハードウェアで発生します。

ソリューション

下のスクリーン キャプチャは、AXI Stream FIFO の合成後のシミュレーションからのもので、この問題を示しています。

  • s_aresetn が 3 つの立ち上がりクロック エッジに対して Low でアサートされており、m_aclk の立ち上がりエッジでディアサートされています
  • s_axis_tvalid はこの波形セグメントをとおして Low のままになっていますが、書き込み操作があります (s_axis_tvalid は Low)
  • m_axis_tvalid は、リセットの前は Low ですが (このため FIFO は empty)、FIFO にデータが書き込まれなくてもリセットの後に High になります。


 

これは、Vivado 2016.1 および 2016.2 の既知の問題です。この問題は、安全回路が有効になっているデザインで発生します。(AXI インターフェイスを使用する場合、安全回路は常に有効になります。)

この問題を解決するには、Vivado 2016.2 用のパッチをインストールするか、クロックの立ち上がりエッジでリセットのディアサートが発生しないようにする必要があります。

パッチをインストールするには、readme ファイルの手順に従ってください。readme ファイルに説明されているように、FIFO IP と通信しているユーザー ロジックも変更する必要があります。 

添付の Timing_relation.jpg では、FIFO からの出力が有効である場合を示しています。

この問題は Vivado 2016.3 で修正されています。

添付ファイル

関連添付ファイル

タイトル サイズ ファイルタイプ
fifo_generator_v13_1_patch_for_2016_2_Vivado.zip 3 MB ZIP
fifo_generator_v13_1_patch_readme.txt 2 KB TXT
Timing_relation.jpg 67 KB JPG
AR# 67459
日付 11/03/2016
ステータス アクティブ
種類 一般
デバイス
  • FPGA Device Families
ツール
  • Vivado Design Suite - 2016.1
  • Vivado Design Suite - 2016.2
IP
  • FIFO Generator
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