UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 6749

Virtex コンフィギュレーション - DONE ピンが High にならず、INIT ピンが Low にならない

説明

キーワード : DONE, INIT, configuration, SelectMAP, コンフィギュレーション

重要度 : 標準

概要 :
Virtex デバイスをコンフィギュレーションしようとすると、DONE ピンが High にならず、INIT ピンが Low になりません。 原因は何ですか。

ソリューション

1

この問題にはいくつかの原因が考えられます。

- Virtex の同期ワードが受信されていない。
- ビットが 1 ビット追加または損失している。
- 間違った STARTUPCLK が選択されている。

Virtex の同期ワードは次のとおりです。 AA995566

最初の「AA」 という 16 進数は 2 進数のバイトで表わすと、次のようになります。
1010 1010

各バイトの最上位ビットは Virtex の SelectMAP で使用するため D0 に設定する必要があります。 この場合、一番左にある 1 は D0 に供給され、隣接する 0 は D1 に供給されます。

Virtex データ ピンにデータが適切に供給されているか確認してください。

DONE ピンが High にならない原因は、さらに詳しく (Xilinx Answer 2149)、(Xilinx Anwer 8022)、(Xilinx Answer 8240)(Xilinx Answer 11004) に記載されていますので、これらのアンサーを参照してください。

2

クロック グリッチまたはノイズなどが原因でビットあるいはバイトがコンフィギュレーション中に追加または削除された場合、ビットストリームが正しく配列されません。 不正なエッジの後の各パケットが 1 クロックずつずれるため、 Virtex デバイスで適切に認識されません。 このため、それ以上のデータがロードされず、CRC も起動しません。その結果、INIT ピンは High に DONE ピンは Low のままになります。

ボード コンフィギュレーションによっては、IBIS シミュレーションが保証されています。 CCLK は、LVTTL 12mA バッファで、データまたは CCLK ラインが 2 〜 3 インチ (3 〜 4.5cm) より長い場合は、ボード トレースをシミュレーションしてください。

3

デバイスは、スタートアップ シーケンスを完了するまでは完全にアクティブになりません。このシーケンスでデバイスにクロックを供給するには、正しいクロックを選択する必要があります。 スタートアップ クロックには次の 3 つの選択肢があります : CCLK、JTAG クロック (TCK)、ユーザー クロック (STARTUP ブロックへの入力)

デフォルトは CCLK です。 このオプションは、BitGen のオプション ファイル (bitgen.ut)、または BitGen レポート (design.bgn) に記述されているコマンド ライン オプションを見ると、確認できます。 この場合の構文は次のとおりです。

-g StartupClk:CCLK or
-g StartupClk:JTAGClk or
-g StartupClk:UserClk

不正なクロックが選択されている場合、DONE ピンは High になり、INIT ピンは Low になります。
AR# 6749
日付 12/15/2012
ステータス アクティブ
種類 一般
このページをブックマークに追加