AR# 67544

説明

問題の発生したバージョン: DDR4 v2.0、DDR3 v1.2

修正バージョン: DDR4 の場合は (Xilinx Answer 69035)、DDR3 の場合は(Xilinx Answer 69036) を参照

現れたデータが同じアドレスで今後読み出されるものである場合、DDR4/DDR3 ユーザー インターフェイスの問題が確認されます。これは、データ エラーの誘引となります。データ エラーの後、app_rdy は Low のままで、読み出しバッファーは長い間フルの状態になることがあります。

このようなロック条件が発生することは極めてまれですが、この問題は DDR4/3 トラフィック パターンのタイプに関係なく発生し、ハードウェアとソフトウェアの両方で確認されています。Strict Ordering モードのコントローラーを使用すると、エラーは検出されません。

添付されているパッチのインクルードを推奨します。

ソリューション

問題の詳細:

メモリ コントローラーが最初の読み出しデータを読み出しバッファーへライトバックし終わる前に、ユーザー インターフェイスは 2 度目に同じ読み出しデータ バッファー アドレス (dBufAdr) をメモリ コントローラーに送信します。これが、回復不能なロック条件の原因となります。

スタック動作が発生すると、次の例に示すような動作になります。

この問題を解決するために、アンサーの最後に Vivado 2016.1 と 2016.2 向けのパッチおよびパッチのインストール手順が添付されています。 

前のバージョンのパッチが必要な場合は、サービス リクエストを作成してください。

添付ファイル

関連添付ファイル

アンサー レコード リファレンス

マスター アンサー レコード