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AR# 67599

2016.2 Vivado - 「ERROR: [Place 30-876] Port 'clk' is assigned to PACKAGE_PIN 'G14' which can only be used as the N side of a differential clock input.」というエラー メッセージが表示される

説明

place_design 実行中に次のようなエラー メッセージが表示されます。


ERROR: [Place 30-876] Port 'clk'  is assigned to PACKAGE_PIN 'G14'  which can only be used as the N side of a differential clock input. 
Please use the following constraint(s) to pass this DRC check:
set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets {clk_IBUF_inst/O}]
Resolution: Please use the xdc constraints above.
......
ERROR: [Place 30-99] Placer failed with error: 'Implementation Feasibility check failed, Please see the previously displayed individual error or warning messages for more details.'
Please review all ERROR, CRITICAL WARNING, and WARNING messages during placement to understand the cause for failure.

この問題の解決方法を教えてください。

ソリューション

このエラーはクロック ポートが CC ピンの N 側に割り当てられている場合に発生します。最適な配線に必要な専用の配線接続は P 側にしか備わっていないため、非差動クロックは P 側に割り当てる必要があります。 

次に示すいずれかの方法で、このエラーを無視し、CC ピンの N 側での最適でない使用に対応することができます。

1) エラー メッセージに記載されているとおり、CLOCK_DEDICATED_ROUTE 制約を XDC ファイルに追加します。次に例を示します。

set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets {clk_IBUF_inst/O}]

2) 合成ツールが BUFG を挿入しないよう、RTL コードで CLOCK_BUFFER_TYPE 制約を設定します。次に例を示します。

(* clock_buffer_type="none" *) input clk;
AR# 67599
日付 08/16/2016
ステータス アクティブ
種類 一般
ツール
  • Vivado Design Suite - 2016.2
  • Vivado Design Suite - 2016.1
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