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AR# 67645

7 シリーズおよび UltraScale アーキテクチャ FPGA のデザイン アドバイザリ - コンフィギュレーション フォールバックおよび POST_CRC の制限

説明

このデザイン アドバイザリでは、7 シリーズおよびUltraScale/UltraScale+ デバイスのコンフィギュレーション フォールバック発生後のリードバック CRC 機能について説明します。

問題:

コンフィギュレーション エラーがあってフォールバックが発生し、SPI/BPI(2) フラッシュから問題のないフォールバック ビットストリームが読み込まれる場合に、リードバック CRC (POST_CRC) が機能しません。

影響のあるデバイス

  • 7 シリーズ FPGA
  • UltraScale および UltraScale+ FPGA

影響のあるシステム - 影響のあるデバイスで次の条件すべてが当てはまる場合:

  • フラッシュ メモリから SPI または BPI(2) モードで FPGA がコンフィギュレーションされている
  • FPGA、フラッシュ メモリ、およびビットストリームが IPROG を介して MultiBoot の後にフォールバックするように設定されている (BITSTREAM.CONFIG.CONFIGFALLBACK ENABLE)
  • フォールバック ビットストリームで POST_CRC がイネーブルになっている (または Soft Error Mitigation IP か Security Monitor IP が使用されている)

注記:

  1. Zynq-7000 および Zynq UltraScale+ MPSoC デバイスはこの影響を受けません。
  2. BPI の例外: エンベデッド IPROG コマンドの代わりに、BPI モードの MultiBoot+フォールバックと FPGA RS[1:0] ピンを使用してフラッシュ アドレスの範囲を選択してビットストリームを読み込むシステムは、影響を受けません。

カスタマー インパクト

アップデート ビットストリームに問題があるためにフォールバックが発生し、代わりに問題のないフォールバック ビットストリームが読み込まれて実行される場合は、POST_CRC がフォールバック ビットストリームで動作しません。

このため、検出されないソフト エラーやコンフィギュレーション メモリの変更が発生することがあります。Soft Error Mitigation (SEM) コントローラーおよび Security Monitor (SecMon) IP は POST_CRC に依存します。

これらの IP を使用すると、このリードバック CRC 問題が発生します。

SEM コントローラー IP では、スタートアップ中にこのリードバック CRC 問題が検出されると、status_initialization 信号をディアサートしません。

Security Monitor IP では、スタートアップのセルフテスト中にこのリードバック CRC 問題が検出されると SM_INIT_DONE 信号をアサートしません。

ソリューション

ソリューション: フォールバックを使用しないか、発生しないようにして POST_CRC をイネーブルにする

基本的な回避策: フォールバック デザインに SEU Mitigation または Security Monitor の機能が必要かどうかを判断します。必要でない場合は、フォールバック デザインで POST_CRC をイネーブルにしない (または SEM IP または Security Monitor IP を使用しない) ようにしてください。

フォールバックの回避:

  • フラッシュ メモリにその FPGA が問題なく読み込むことができるような有効なアップデート ストリームが含まれるようにします (たとえば、問題のあるアップデート イメージを即座に問題のない .bit で復元されるようにします)。
  • MultiBoot およびフォールバックには RS ピン アドレス制御のある BPI モードを使用します。
  • 最初のビットストリーム読み込みから開始し、MultiBoot 方法 (フォールバックなし) を使用して選択した機能のビットストリームを読み込みます。
    参照デザイン例:
    • UltraScale/Vivado: XAPP1191 ビットストリーム リビジョン選択
    • 7 シリーズ/ISE: XAPP1081 ビットストリーム選択スイッチ

基本的な回避策がユーザーのシステムに使用できない場合やフォールバックを回避できない場合は、フォールバックが POST_CRC を使用する前になくなるようにします。 

フォールバックが発生しないようにするには、次の 2 つの回避策を使用できます。

フォールバックの削除:

  • 問題のないフォールバック イメージには、2 段階のビットストリーム読み込みシーケンスを使用します。 まず、最初のビットストリームを読み込んでから、IPROG リコンフィギュレーション(1) シーケンスを適用してフォールバックをなくして、問題のないビットストリームを読み込みます。
    これは、プリローダー回避策と呼ばれる方法です。
  • 問題のないフォールバック FPGA デザインには、コンフィギュレーション ブート履歴 (BOOTSTS) レジスタのチェックをインプリメントします。
    BOOTSTS でビットストリームがフォールバック イベントで読み込まれることが示されたら、IPROG リコンフィギュレーション(1) シーケンスを Internal Configuration Access Port (ICAP) に適用して、問題のないフォールバック ビットストリームが読み込み直されるようにして、フォールバックがないようにします。
    これは、リローダー回避策と呼ばれる方法です。

注記:

  1. 該当するデバイス ファミリのコンフィギュレーション ユーザーガイドの「IPROG リコンフィギュレーション」セクションを参照してください。


添付の AR67645.zip には、上記で説明したプリローダー回避策とリローダー回避策の両方のファイルが含まれています。

添付ファイル

関連添付ファイル

タイトル サイズ ファイルタイプ
AR67645.zip 43 KB ZIP
AR# 67645
日付 12/12/2016
ステータス アクティブ
種類 デザイン アドバイザリ
デバイス 詳細 概略
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