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AR# 67850

2018.2 Vivado IP フロー - IP インテグレーター ブロック デザインを検証すると「ERROR: [Designutils 20-414] HRTInvokeSpec : No Verilog or VHDL sources specified」というエラー メッセージが表示される

説明

IP インスタンス ocl_block を 2 つ使用する IP インテグレーター ブロック デザイン (BD) を含むプロジェクトがあります。

このプロジェクトに対して合成を実行すると、OOC (アウト オブ コンテキスト) 合成で次のエラー メッセージが表示されます。

ERROR: [Designutils 20-414] HRTInvokeSpec : No Verilog or VHDL sources specified

ソリューション

原因は、validate_bd_design -force コマンドが使用されている場合、launch_runs で BD 階層内にすべての複合ファイルが繰り返し生成されなくなることにあります。

この問題を回避するには、launch_runs コマンドを発行する前に generate_target synthesis を BD に対して実行してください。

これにより、階層が正しく解析され、複合ファイルがすべて生成されます。

validate_bd_design -force が使用されている場合は、次のコマンドも実行する必要があります。

    validate_bd_design -force
generate_target all [get_files design_1.bd]
AR# 67850
日付 06/18/2018
ステータス アクティブ
種類 既知の問題
ツール 詳細 概略
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