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AR# 68134

UltraScale および UltraScale+ FPGA Gen3 Integrated Block for PCI Express- 統合デバッグ機能およびユーザー ガイド

説明

このアンサーは、UltraScale および UltraScale+ FPGA の Gen3 Integrated Block for PCI Express コアの統合デバッグ機能およびガイドをダウンロード可能な PDF で提供します。 

アンサーはウェブ ベースであり、情報は随時更新されます。この PDF の最新版は、このアンサーから入手できます。



このアンサーは、PCI Express ソリューション センターの一部です。

(Xilinx Answer 34536)ザイリンクス PCI Express ソリューション センター

ソリューション

このアンサーに添付されている資料は、UltraScale および UltraScale+ FPGA Gen3 Integrated Block for PCI Express コアに対し、Vivado 2016.3 で追加された使いさすさを追求した新しい統合機能を説明しています。この機能はスクリーンショットも含めて詳しく説明されていて、そのインプリメンテーションや使用方法がわかりやすくなっています。

Vivado 2016.3 リリースまでは、信号のプローブおよびリンク トレーニング プロセス中の LTSSM 遷移を確認するのに、ILA コアを手動で挿入する必要がありました。
PCI Express リンクのアイスキャンを実行するには、XAPP1198 で提供されているリファレンス デザインを使用するなど、手動アプローチを選ぶ必要がありました。
また、UltraScale デバイスで PCI Express の問題をデバッグするにあたり大きな問題だったのが、PIPE インターフェイスでスクランブルされたデータの解釈でした。

こうした問題はすべて Vivado 2016.3 リリースの UltraScale および UltraScale+ PCI Express コアで修正されています。コア コンフィギュレーションには、次の 3 つの統合デバッグ オプションがあります。


  • JTAG デバッガーのイネーブル
  • In system IBERT のイネーブル
  • Gen3 モードのデスクランブラのイネーブル

改訂履歴

2016/11/20 - 初版

添付ファイル

関連添付ファイル

タイトル サイズ ファイルタイプ
AR_68134_PCIe_2016.3_debug_features_Ver1.pdf 1 MB PDF
AR# 68134
日付 11/21/2016
ステータス アクティブ
種類 一般
IP
  • UltraScale FPGA Gen3 Integrated Block for PCI Express (PCIe)
  • UltraScale+ FPGA Integrated Endpoint Block for PCI Express
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