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AR# 68169

Kintex UltraScale FPGA および Virtex UltraScale FPGA のデザイン アドバイザリ - 新しいバージョンの最小プロダクション スピード仕様 (スピード ファイル) をすべてのデザインで使用する必要がある

説明

ザイリンクスでは、一部の SelectIO プリミティブ ピンのタイミングおよびスキュー チェックのために Kintex UltraScale FPGA および Virtex UltraScale FPGA のスピード ファイルをアップデートしています。

ネイティブ モードおよびコンポーネント モードでメモリ インターフェイスと SelectIO アプリケーションのいずれかまたは両方を使用しているデザインは、タイミングを再実行してタイミング違反を修正する必要があります。

次が影響を受ける IP コアの例です。

  • MIG (DDR3、DDR4、RLDRAM3、QDRII+、QDRIV)
  • NAND Flash
  • ONFI
  • 1000 BaseX
  • SGMII

次のタイミング パラメーターがスピード ファイルでアップデートされています。

  • CLK と CLKDIV 入力間の OSERDESE3 スキュー
  • CLK と CLK_B 入力間の ISERDESE3 スキュー
  • C と CB 入力間の IDDRE1 スキュー
  • RIU_CLK と PLL_CLK 入力間の BITSLICE_CONTROL スキュー。詳細は(Xilinx Answer 68266) を参照。
    • DDR3、DDR4、RLDRAM3 インターフェイスにのみ適用
  • BITSLICE_CONTROL、RXTX_BITSLICE、RX_BITSLICE、TX_BITSLICE、ISERDESE3、IDELAYE3、および ODELAYE3 ピンのタイミング パラメーター

ソリューション

新しいデザインは Vivado 2016.4 以降で生成する必要があります。

既存のデザインは、新しいスピード ファイルを使用してタイミングを再実行し、必要に応じてアップデートする必要があります。タイミング違反が発生しない場合は、デザインをアップデートする必要はありません。

次の手順に従います。

1) タイミング解析を再実行します。

  • Vivado 2016.4 をインストールして既存のデザインでタイミングを再実行します。
  • タイミング違反が発生しない場合は、デザインをアップデートする必要はありません。

2) タイミング違反が発生する場合は、次を実行します。

  • 最大スキュー (パルス幅) のタイミング違反が発生する場合は、次を実行します。
    • (Xilinx Answer 67885) に記載されている方法に従って、IDDRE1、ISERDES3、または OSERDESE3 クロック スキューを削減します。
    • (Xilinx Answer 68266) に記載されている方法に従って、BITSLICE_CONTROL クロック スキューを削減します。
  • セットアップおよびホールド タイミング違反が発生する場合は、(Xilinx Answer 68267) を参照してください。

スキューおよびセットアップ/ホールドの両方でエラーが発生する場合は、OSERDES スキューを最初に修正してください。 

セットアップ/ホールド違反が発生する場合は、次にこの違反を修正してください。

アンサー レコード リファレンス

サブアンサー レコード

AR# 68169
日付 12/20/2016
ステータス アクティブ
種類 デザイン アドバイザリ
デバイス
  • Kintex UltraScale
  • Virtex UltraScale
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