place_design - デザイン アシスタント
注記: このアンサーは、ザイリンクス Vivado インプリメンテーション ソリューション センター (Xilinx Answer 68350) の一部です。ザイリンクス Vivado インプリメンテーション ソリューション センターには、Vivado インプリメンテーションに関する質問を解決するのに役立つ情報が掲載されています。
Vivado インプリメンテーションを使用するデザインを新しく作成する場合、または問題をトラブルシュートする場合は、Vivado インプリメンテーション ソリューション センターから情報を入手してください。
機能および使用方法
| (Xilinx Answer 68351) | 2014.x Vivado インプリメンテーション - ツールの再現性について |
| (Xilinx Answer 57853) | Vivado - インクリメンタル コンパイル フローの使用方法 |
| (Xilinx Answer 66668) | Vivado - Vivado を使用したレジスタの IOB へのパッキング |
デバッグに関するヒント
| (Xilinx Answer 64450) | 2015.1 Vivado - 「ERROR: [Drc 23-20] Rule violation (BIVC-1) Bank IO standard Vcc - Conflicting Vcc voltages in bank 15.」というエラー メッセージが表示される |
| (Xilinx Answer 62661) | Vivado インプリメンテーション - I/O レジスタが IOB にパックされているかを検証する方法 |
| (Xilinx Answer 66386) | Vivado - place_design クロック フロアプランの手動変更方法 |
| (Xilinx Answer 67203) | Vivado インプリメンテーション: I/O およびクロック配置エラーを特定してデバッグする方法 |
高周波数での問題およびデザイン アドバイザリ
| (Xilinx Answer 67988) | Vivado 2016.2 - フェーズ 3.7 「Small Shape Detail Placement」でクラッシュする |
| (Xilinx Answer 58992) | 「[Place 30-415] I/O Placement failed due to over utilization」というエラー メッセージが表示される |
| (Xilinx Answer 67824) | 2016.2 Virtex UltraScale+ - クロック配線との PS8 ブロック干渉が適切に考慮されていないためクロック配置プログラムで UltraScale+ デザインを分割できない |
| (Xilinx Answer 68575) | Phase 4.1 Post Commit Optimization で place_design コマンドを実行すると Vivado 2016.4 が停止/クラッシュする |
| (Xilinx Answer 67362) | Vivado 2016.1 - place_design 高速最適化ステージでクラッシュする |
| (Xilinx Answer 67599) | 2016.2 Vivado - 「ERROR: [Place 30-876] Port 'clk' is assigned to PACKAGE_PIN 'G14' which can only be used as the N side of a differential clock input.」というエラー メッセージが表示される |
| (Xilinx Answer 64189) | Vivado - 「[Place 30-73] Invalid constraint on register 'IO1_I_REG'. It has the property IOB=TRUE, but is not driving or driven by any IO element.」というエラー メッセージが表示される |
| AR# 68689 | |
|---|---|
| 日付 | 05/18/2017 |
| ステータス | アクティブ |
| 種類 | ソリューション センター |
| ツール | |