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AR# 68976

UltraScale/UltraScale+ Memory IP - ユーザー独自の Pblock を追加すると BITSLICE_CONTROL の RIU_CLK ピンと PLL_CLK ピンの間でスキュー違反が発生することがある

説明

問題の発生したバージョン: DDR4 v1.0、DDR3 v1.0、RLDRAM3 v1.0、QDRII+ v1.0、QDRIV v1.0、LPDDR3 v1.0

修正バージョン: (Xilinx Answer 58435) を参照

Vivado 2015.3 以降では、place_design 中に Vivado 配置プログラムによって UltraScale Memory IP の Pblock 制約が生成されます。

Vivado 配置プログラムで作成されるこれらの Pblock 制約は、ユーザーには非表示になっています。

また、Vivado 配置プログラムでは、BITSLICE_CONTROL の RIU_CLK ピンと PLL_CLK ピンの間で max_skew 要件を満たすために、適切な CLOCK_ROOT 割り当ておよび遅延一致も行います。

UltraScale Memory IP に対してユーザー独自の Pblock 制約を追加すると、次のようになります。

  • UltraScale Memory IP に対してユーザー定義の Pblock が使用され、Vivado 配置プログラムでは非表示の Pblock 制約は生成されない。
  • Vivado 配置プログラムでは、max_skew を満たすのに適切な CLOCK_ROOT 割り当ておよび遅延一致が行われないため、max_skew タイミング問題が発生することがある。

ソリューション

BITSLICE_CONTROL の RIU_CLK ピンと PLL_CLK ピンの間で max_skew 要件を満たすためには、適切な CLOCK_ROOT 割り当ておよび遅延一致が行われるようにクロック ネットワークに対して次のような制約を適用する必要があります。

# The X#Y# value for the USER_CLOCK_ROOT property should be the CLOCK_REGION where the MIG MMCM is located
set_property USER_CLOCK_ROOT X#Y# [get_nets -of [get_pins {myRIUClkBufG/O myPLLClkBufG/O}]]
set_property CLOCK_DELAY_GROUP migPblockCDG0 [get_nets -of [get_pins {myRIUClkBufG/O myPLLClkBufG/O}]]

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
58435 UltraScale/UltraScale+ Memory IP - Master Release Notes and Known Issues N/A N/A
AR# 68976
日付 01/12/2018
ステータス アクティブ
種類 既知の問題
デバイス 詳細 概略
ツール
IP
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