2. サポート
  3. AR# 6902:
  4. AR# 69023: 2017.x Vivado 合成 - 既知の問題

AR# 69023

2017.x Vivado 合成 - 既知の問題

説明

このアンサーでは、2017.x Vivado 合成の既知の問題を示します。

ソリューション

2017.1 Vivado 合成の既知の問題

(Xilinx Answer 64777)Vivado Synthesis - SystemVerilog の「case inside」範囲拡張のサポート
(Xilinx Answer 67947)Vivado 合成 - 2 回目の synth_design 実行前の XDC 読み込みが非プロジェクト モードの Tcl スクリプト フローの合成で使用されない
(Xilinx Answer 66280)Vivado 合成 - System Verilog インターフェイスにポートの方向が含まれていないとポート ロジックがトリムされる
(Xilinx Answer 67946)Vivado 合成 - component instantiation 文なしの VHDL コンフィギュレーションはサポートされない
(Xilinx Answer 67943)Vivado 合成 - 「black_box = false」が動作しない
(Xilinx Answer 66484) Vivado 合成 - readmemh コマンドで 不正な mem ファイル を使用しても警告メッセージが表示されない
(Xilinx Answer 65764)Vivado 合成 - パラメーター指定されたインスタンシエーションはボトムアップ OOC フローでサポートされない
(Xilinx Answer 66918)Vivado 合成 - コンポーネント マップの汎用配列への部分的割り当てが正しく処理されない
(Xilinx Answer 66920)Vivado 合成 - ヌル ベクターを含むレコード型として定義されたポートが原因で全体のレコード/ポートが無視される
(Xilinx Answer 65418)Vivado 合成 - RTL での Verilog ポート方向問題に関するメッセージが Vivado で表示されない
(Xilinx Answer 65407)2014.3 合成 - 「[Synth 8-1730] cannot call side-effect procedure print from within pure function XX」というエラー メッセージがが表示される
(Xilinx Answer 65409)Vivado 合成 - ポートを VHDL エイリアスでマップすると Vivado 合成で「[Synth 8-658] type mismatch for port」というエラーが発生する
(Xilinx Answer 65413)Vivado 合成 : 文字型配列を利用した場合 RLOC および BEL の属性がサポートされない
(Xilinx Answer 65419)Vivado 合成 - RAM 初期化コードの実行時間が長い
(Xilinx Answer 64019)Vivado 合成 - HDL でネット信号に ASYNC_REG を適用すると、それがレジスタには適用されない
(Xilinx Answer 64023)Vivado 合成 - defparam で階層名を使用すると「ERROR: [Synth 8-27] complex defparam not supported」というエラー メッセージが表示される
(Xilinx Answer 64021)Vivado 合成 - クロックに wait until 文を使用すると RAM が推論されない
(Xilinx Answer 63992)Vivado 合成 - レジスタのフィードバック ループに LUT1 インバーターがある場合、レジスタに MAX_FANOUT 属性が設定されていると、合成でレジスタが複製されたときに LUT1 も複製される
(Xilinx Answer 64042)Vivado 合成 - VHDL の X および U 比較に関する推奨事項
(Xilinx Answer 64032)Vivado 合成 - 「CRITICAL WARNING: [Netlist 29-180] Cell 'FDCPE' is not a supported primitive for virtexu part」というクリティカル警告メッセージが表示される
(Xilinx Answer 64031)Vivado 合成 - RTL でカスタム属性を使用する際の問題
(Xilinx Answer 64030)Vivado 合成 - XDC でワイド バスの 1 ビットのみに適用されている MAX_FANOUT が残りのビットにアノテートされる
(Xilinx Answer 64049)Vivado 合成 - レジスタのリセット値または初期値がゼロ以外の場合レジスタがブロック RAM に取り込まれない
(Xilinx Answer 64034)Vivado 合成 - ネットリスト ツールが最上位モジュールと OOC モジュールをまとめることができない OOC フローを実行していると「ERROR: [Synth 8-659] type mismatch in port association」というエラー メッセージが表示される
(Xilinx Answer 64033)2015.1 Vivado 合成 : 「ERROR: [Synth 8-5548] Non zero range declaration for RAM (mem_reg) not supported. Use 0 for MSB or LSB for RAM declaration」というエラー メッセージが表示される
(Xilinx Answer 64044)Vivado 合成 - 「WARNING: [Synth 8-152] case item 2'bx1 overlaps with previous case item(s)」という警告メッセージが表示される
(Xilinx Answer 62162)Vivado 合成 - 別の階層にロードがあって階層が保持されている場合に MAX_FANOUT が機能しない
(Xilinx Answer 62099)Vivado 合成 - HDL で DONT_TOUCH と IOB 属性が適用されているとフリップフロップが IOB にパックされない
(Xilinx Answer 58025)Vivado 合成 - 同期読み出しアドレス レジスタの同期リセットが原因でブロック RAM を推論できない
(Xilinx Answer 61922)Vivado 合成 - 非対称ブロック RAM の推論にパリティ ビットは使用されるか
(Xilinx Answer 62165)Vivado 合成 - 「ERROR: [Synth-1716] cannot access 'i' from inside pure function 'foo'.」というエラー メッセージが表示される
(Xilinx Answer 62121)Vivado 合成 - TCL/GUI モードで整数以外のジェネリックがサポートされていない
(Xilinx Answer 61995)Vivado 合成 - 深さが 2 のべき乗になっていないとブロック RAM の推論が最適にならない (エリアの良くない QoR になる)
(Xilinx Answer 60921)Vivado 合成 - FIFO_SYNC_MACRO が合成によって削除される
(Xilinx Answer 60912)Vivado 合成 : インスタンシエーション内で上書きされた Verilog パラメーターで「ERROR:[Synth 8-3438]」というエラー メッセージが表示される
(Xilinx Answer 60913)Vivado 合成で、定数乗算器の DSP48 ブロックがデフォルトでは推論されない
(Xilinx Answer 61009)2014.x Vivado 合成 - DSP48 を推論する場合、MREG と PREG では常に MREG が使用される
(Xilinx Answer 60104)Vivado 合成 - ステート レジスタが信号 (非定数) に割り当てられていると、FSM を推論しない
(Xilinx Answer 61027)Vivado 合成 - デザインで使用されるすべての BRAM が合成レポートの「Block RAM」テーブルに反映されない
(Xilinx Answer 61030)Vivado 合成 - struct 型の SystemVerilog ファイルがレコード型のポートの VHDL にインスタンシエートされると「ERROR: [Synth 8-26]」というエラー メッセージが表示される
(Xilinx Answer 57854)2014.1 Vivado 合成 - 非対称 BRAM の推論のパターンによってはエラーが発生する
(Xilinx Answer 60057)2014.1 Vivado 合成 - 入力ポートに対して IO_BUFFER_TYPE 属性を IBUFG に設定しても作用しない
(Xilinx Answer 60061)Vivado 合成 - 推論されたダイナミック SRL の INIT 値が不正
(Xilinx Answer 60054)Vivado 合成 - case 文で 0 および L と 1 および H を両方とも使用すると「ERROR: [Synth 8-517]」というエラー メッセージが表示される
(Xilinx Answer 60092)Vivado 合成 - トライステート バッファー/セルが下位階層にある場合、-flatten_hierarchy none の設定であってもサブモジュールが変更される
(Xilinx Answer 60073)2014.1 Vivado 合成 - 「ERROR: [Synth 8-3380] loop condition does not converge after 2000 iterations」というエラー メッセージが表示される
(Xilinx Answer 60015)2014.1 Vivado 合成 - 「ERROR: [Synth 8-550] port width mismatch in instance array for port 'din[a]'」というエラー メッセージが表示される
(Xilinx Answer 60013)Vivado 合成 - wire 宣言とそれに連続する assign 文により「Critical Warning : [Synth 8-3352] multi-driven net」というクリティカル警告メッセージが表示される
(Xilinx Answer 60011)プロジェクト モードの場合と非プロジェクト モードの場合における Vivado 合成ログ ファイル
(Xilinx Answer 59980)Vivado 合成 - 2013.4 から 2014.1 へ移行すると「Vivado no longer uses 'work' as the default library. Your files have been moved to a new default library 'xil_defaultlib'」というメッセージが表示される  
(Xilinx Answer 60213)Vivado 合成 - ベクターであるポートに RTL で LOC 制約を設定するのはサポートされていない
(Xilinx Answer 58574)2013.3 Vivado 合成 - FSM を推論するために必要な最小ステート数
(Xilinx Answer 57981)Vivado 合成 - 入力側に互換性のないインターフェイスがある場合、ROM をブロック RAM にパックする方法
(Xilinx Answer 58691)Vivado 合成 - 既存のプライマリまたはセカンダリ ユニットが [Synth 8-4527] または [Synth 8-4528] で上書きされるという CRITICAL WARNING が表示される
(Xilinx Answer 57983)Vivado 合成 - タイミング制約を緩やかに設定するとブロック RAM ではなく LUTRAM が選択される
(Xilinx Answer 57963)Vivado 合成 - ブラック ボックスの未接続ピン
(Xilinx Answer 57975)Vivado 合成 - SystemVerilog のパックされていないアレイを使用するとインスタンスのアレイに問題が発生する
(Xilinx Answer 57984)Vivado 合成で $clog2 関数はサポートされるか
(Xilinx Answer 56211)Vivado 合成でレジスタ宣言を使用した 2 次元のアレイ初期化はサポートされているか
(Xilinx Answer 57964)Vivado 合成 - VHDL time データ タイプでの問題
(Xilinx Answer 58022)Vivado 合成 - VHDL レコード タイプの信号のネットリスト名が変更になっている
(Xilinx Answer 56456)Vivado 合成 - HDL ファイルの手動設定方法
(Xilinx Answer 56457)Vivado 合成 - 読み出しアドレスと出力データが HDL コードでレジスタを介している場合最適なブロック RAM が Vivado 合成で自動推論されるか
(Xilinx Answer 55914)Vivado 合成 - プロジェクト モードおよび非プロジェクト モードでのインクルード ファイルの検索順
(Xilinx Answer 54074)Vivado - EDIF モジュールに対し合成で「Module not found」というエラー メッセージが表示される
(Xilinx Answer 55989)Vivado 合成 - ザイリンクス IP が完全にフラット化されない
(Xilinx Answer 56371)Vivado 合成 - 合成中の XDC 制約処理時間をスピードアップさせる方法
(Xilinx Answer 56370)Vivado 合成 - synth_design TCL コマンドの -verbose オプションが正しく機能しない
(Xilinx Answer 55942)Vivado - Vivado 合成 - EDIF/NGC ファイルの入力が未接続のままになっている
(Xilinx Answer 55203)Vivado - 2013.x Vivado 合成 - -directive オプションの RuntimeOptimized 設定の目的
(Xilinx Answer 55224)Vivado - 2013.x Vivado 合成 - -mode オプションの out_of_context 設定の目的
(Xilinx Answer 55225)Vivado 合成 - 開発の初期段階で制約の検証に時間がかかる
(Xilinx Answer 51163)Vivado 合成 - EDIF ネットリスト ファイルに対して MAX_FANOUT 合成属性はサポートされない
(Xilinx Answer 55302)Vivado 合成 - 実行時間を短縮するための HDL コード記述方法
(Xilinx Answer 55135)Vivado 合成 - サポートされない SystemVerilog コンストラクト
(Xilinx Answer 55196)Vivado 合成 - DSP48 の推論でサポートされていない機能
(Xilinx Answer 55194)Vivado 合成 - SystemVerilog に関するベスト プラクティス
(Xilinx Answer 54551)Vivado 合成 - Vivado 合成でのインポートされたコア ネットリストの処理方法
(Xilinx Answer 53524)Vivado 合成 - 個別に宣言されていて、DSP48 の出力レジスタ バスとして使用されている複数のレジスタは結合されるか
(Xilinx Answer 53505)Vivado 2012.x - Vivado 合成 - 非同期リセット出力レジスタに対してブロック RAM が推論されるか
(Xilinx Answer 53507)Vivado 2012.x - Vivado 合成 - 3 次元以上の多次元配列に対してブロック RAM が推論されるか
(Xilinx Answer 52335)Vivado 合成ツール - ボトムアップ合成を実行する場合の推奨手順
(Xilinx Answer 52333)ブロック RAM メモリを推論する HDL コード内に 3 つ以上のクロックがあると、Vivado 合成で「ERROR: [Synth 8-2914] Unsupported RAM template」というエラー メッセージが表示される
(Xilinx Answer 52331)Vivado 合成でメモリのモデル化およびブロック RAM の推論で VHDL レコード型はサポートされるか
(Xilinx Answer 52304)Vivado 合成での IEEE MATH_REAL および PROPOSED パッケージ ライブラリのサポート
(Xilinx Answer 52303)Vivado 合成でのリセット可能なメモリ配列のサポート
(Xilinx Answer 52301)Vivado 合成での READ_CORES のサポート
(Xilinx Answer 46743)flatten_hierarchy を none に設定した場合に Vivado 合成で下位モジュールのトライステート ロジックを推論できるか
(Xilinx Answer 52086)Vivado 合成 - 「WARNING: [Synth 8-1824] circular dependency found for file .vhd while ordering」という警告メッセージが表示される
(Xilinx Answer 47454)Vivado 合成 - Vivado 合成で VHDL エンティティでの work ライブラリを使用した Verilog モジュールのインスタンシエートはサポートされるか
(Xilinx Answer 51087)Vivado 合成での物理制約のサポート
(Xilinx Answer 51088)Vivado 合成 - True デュアル ポート RAM のコード形式で、両方のポートが同じ always/process ブロックで指定されている場合に Vivado 合成ツールで RAM が生成可能か


2017.1 で解決した Vivado 合成の問題

(Xilinx Answer 67948)Vivado 合成 - 「PLHOLDVIO #1: A LUT <LUT_cell_name> is driving clock pin of n cells」という合成後の DRC 警告メッセージについて



2017.3 Vivado 合成の既知の問題


(Xilinx Answer 67947)Vivado 合成 - 2 回目の synth_design 実行前の XDC 読み込みが非プロジェクト モードの Tcl スクリプト フローの合成で使用されない
(Xilinx Answer 66280)Vivado 合成 - System Verilog インターフェイスにポートの方向が含まれていないとポート ロジックがトリムされる
(Xilinx Answer 67946)Vivado 合成 - component instantiation 文なしの VHDL コンフィギュレーションはサポートされない
(Xilinx Answer 67943)Vivado 合成 - 「black_box = false」が動作しない
(Xilinx Answer 66484) Vivado 合成 - readmemh コマンドで 不正な mem ファイル を使用しても警告メッセージが表示されない
(Xilinx Answer 65764)Vivado 合成 - パラメーター指定されたインスタンシエーションはボトムアップ OOC フローでサポートされない
(Xilinx Answer 66918)Vivado 合成 - コンポーネント マップの汎用配列への部分的割り当てが正しく処理されない
(Xilinx Answer 66920)Vivado 合成 - ヌル ベクターを含むレコード型として定義されたポートが原因で全体のレコード/ポートが無視される
(Xilinx Answer 65418)Vivado 合成 - RTL での Verilog ポート方向問題に関するメッセージが Vivado で表示されない
(Xilinx Answer 65407)2014.3 合成 - 「[Synth 8-1730] cannot call side-effect procedure print from within pure function XX」というエラー メッセージがが表示される
(Xilinx Answer 65409)Vivado 合成 - ポートを VHDL エイリアスでマップすると Vivado 合成で「[Synth 8-658] type mismatch for port」というエラーが発生する
(Xilinx Answer 65413)Vivado 合成 : 文字型配列を利用した場合 RLOC および BEL の属性がサポートされない
(Xilinx Answer 65419)Vivado 合成 - RAM 初期化コードの実行時間が長い
(Xilinx Answer 64019)Vivado 合成 - HDL でネット信号に ASYNC_REG を適用すると、それがレジスタには適用されない
(Xilinx Answer 64023)Vivado 合成 - defparam で階層名を使用すると「ERROR: [Synth 8-27] complex defparam not supported」というエラー メッセージが表示される
(Xilinx Answer 64021)Vivado 合成 - クロックに wait until 文を使用すると RAM が推論されない
(Xilinx Answer 63992)Vivado 合成 - レジスタのフィードバック ループに LUT1 インバーターがある場合、レジスタに MAX_FANOUT 属性が設定されていると、合成でレジスタが複製されたときに LUT1 も複製される
(Xilinx Answer 64042)Vivado 合成 - VHDL の X および U 比較に関する推奨事項
(Xilinx Answer 64032)Vivado 合成 - 「CRITICAL WARNING: [Netlist 29-180] Cell 'FDCPE' is not a supported primitive for virtexu part」というクリティカル警告メッセージが表示される
(Xilinx Answer 64031)Vivado 合成 - RTL でカスタム属性を使用する際の問題
(Xilinx Answer 64030)Vivado 合成 - XDC でワイド バスの 1 ビットのみに適用されている MAX_FANOUT が残りのビットにアノテートされる
(Xilinx Answer 64049)Vivado 合成 - レジスタのリセット値または初期値がゼロ以外の場合レジスタがブロック RAM に取り込まれない
(Xilinx Answer 64034)Vivado 合成 - ネットリスト ツールが最上位モジュールと OOC モジュールをまとめることができない OOC フローを実行していると「ERROR: [Synth 8-659] type mismatch in port association」というエラー メッセージが表示される
(Xilinx Answer 64033)2015.1 Vivado 合成 : 「ERROR: [Synth 8-5548] Non zero range declaration for RAM (mem_reg) not supported. Use 0 for MSB or LSB for RAM declaration」というエラー メッセージが表示される
(Xilinx Answer 64044)Vivado 合成 - 「WARNING: [Synth 8-152] case item 2'bx1 overlaps with previous case item(s)」という警告メッセージが表示される
(Xilinx Answer 62162)Vivado 合成 - 別の階層にロードがあって階層が保持されている場合に MAX_FANOUT が機能しない
(Xilinx Answer 62099)Vivado 合成 - HDL で DONT_TOUCH と IOB 属性が適用されているとフリップフロップが IOB にパックされない
(Xilinx Answer 58025)Vivado 合成 - 同期読み出しアドレス レジスタの同期リセットが原因でブロック RAM を推論できない
(Xilinx Answer 61922)Vivado 合成 - 非対称ブロック RAM の推論にパリティ ビットは使用されるか
(Xilinx Answer 62165)Vivado 合成 - 「ERROR: [Synth-1716] cannot access 'i' from inside pure function 'foo'.」というエラー メッセージが表示される
(Xilinx Answer 62121)Vivado 合成 - TCL/GUI モードで整数以外のジェネリックがサポートされていない
(Xilinx Answer 61995)Vivado 合成 - 深さが 2 のべき乗になっていないとブロック RAM の推論が最適にならない (エリアの良くない QoR になる)
(Xilinx Answer 60921)Vivado 合成 - FIFO_SYNC_MACRO が合成によって削除される
(Xilinx Answer 60912)Vivado 合成 : インスタンシエーション内で上書きされた Verilog パラメーターで「ERROR:[Synth 8-3438]」というエラー メッセージが表示される
(Xilinx Answer 60913)Vivado 合成で、定数乗算器の DSP48 ブロックがデフォルトでは推論されない
(Xilinx Answer 61009)2014.x Vivado 合成 - DSP48 を推論する場合、MREG と PREG では常に MREG が使用される
(Xilinx Answer 60104)Vivado 合成 - ステート レジスタが信号 (非定数) に割り当てられていると、FSM を推論しない
(Xilinx Answer 61027)Vivado 合成 - デザインで使用されるすべての BRAM が合成レポートの「Block RAM」テーブルに反映されない
(Xilinx Answer 61030)Vivado 合成 - struct 型の SystemVerilog ファイルがレコード型のポートの VHDL にインスタンシエートされると「ERROR: [Synth 8-26]」というエラー メッセージが表示される
(Xilinx Answer 57854)2014.1 Vivado 合成 - 非対称 BRAM の推論のパターンによってはエラーが発生する
(Xilinx Answer 60057)2014.1 Vivado 合成 - 入力ポートに対して IO_BUFFER_TYPE 属性を IBUFG に設定しても作用しない
(Xilinx Answer 60061)Vivado 合成 - 推論されたダイナミック SRL の INIT 値が不正
(Xilinx Answer 60054)Vivado 合成 - case 文で 0 および L と 1 および H を両方とも使用すると「ERROR: [Synth 8-517]」というエラー メッセージが表示される
(Xilinx Answer 60092)Vivado 合成 - トライステート バッファー/セルが下位階層にある場合、-flatten_hierarchy none の設定であってもサブモジュールが変更される
(Xilinx Answer 60073)2014.1 Vivado 合成 - 「ERROR: [Synth 8-3380] loop condition does not converge after 2000 iterations」というエラー メッセージが表示される
(Xilinx Answer 51087)
Vivado 合成での物理制約のサポート
(Xilinx Answer 60013)Vivado 合成 - wire 宣言とそれに連続する assign 文により「Critical Warning : [Synth 8-3352] multi-driven net」というクリティカル警告メッセージが表示される
(Xilinx Answer 60011)プロジェクト モードの場合と非プロジェクト モードの場合における Vivado 合成ログ ファイル
(Xilinx Answer 59980)Vivado 合成 - 2013.4 から 2014.1 へ移行すると「Vivado no longer uses 'work' as the default library. Your files have been moved to a new default library 'xil_defaultlib'」というメッセージが表示される  
(Xilinx Answer 60213)Vivado 合成 - ベクターであるポートに RTL で LOC 制約を設定するのはサポートされていない
(Xilinx Answer 58574)2013.3 Vivado 合成 - FSM を推論するために必要な最小ステート数
(Xilinx Answer 57981)Vivado 合成 - 入力側に互換性のないインターフェイスがある場合、ROM をブロック RAM にパックする方法
(Xilinx Answer 58691)Vivado 合成 - 既存のプライマリまたはセカンダリ ユニットが [Synth 8-4527] または [Synth 8-4528] で上書きされるという CRITICAL WARNING が表示される
(Xilinx Answer 57983)Vivado 合成 - タイミング制約を緩やかに設定するとブロック RAM ではなく LUTRAM が選択される
(Xilinx Answer 57963)Vivado 合成 - ブラック ボックスの未接続ピン
(Xilinx Answer 51088)
Vivado 合成 - True デュアル ポート RAM のコード形式で、両方のポートが同じ always/process ブロックで指定されている場合に Vivado 合成ツールで RAM が生成可能か
(Xilinx Answer 57984)Vivado 合成で $clog2 関数はサポートされるか
(Xilinx Answer 56211)Vivado 合成でレジスタ宣言を使用した 2 次元のアレイ初期化はサポートされているか
(Xilinx Answer 57964)Vivado 合成 - VHDL time データ タイプでの問題
(Xilinx Answer 58022)Vivado 合成 - VHDL レコード タイプの信号のネットリスト名が変更になっている
(Xilinx Answer 56456)Vivado 合成 - HDL ファイルの手動設定方法
(Xilinx Answer 56457)Vivado 合成 - 読み出しアドレスと出力データが HDL コードでレジスタを介している場合最適なブロック RAM が Vivado 合成で自動推論されるか
(Xilinx Answer 55914)Vivado 合成 - プロジェクト モードおよび非プロジェクト モードでのインクルード ファイルの検索順
(Xilinx Answer 54074)Vivado - EDIF モジュールに対し合成で「Module not found」というエラー メッセージが表示される
(Xilinx Answer 55989)Vivado 合成 - ザイリンクス IP が完全にフラット化されない
(Xilinx Answer 56371)Vivado 合成 - 合成中の XDC 制約処理時間をスピードアップさせる方法
(Xilinx Answer 56370)Vivado 合成 - synth_design TCL コマンドの -verbose オプションが正しく機能しない
(Xilinx Answer 55942)Vivado - Vivado 合成 - EDIF/NGC ファイルの入力が未接続のままになっている
(Xilinx Answer 55203)Vivado - 2013.x Vivado 合成 - -directive オプションの RuntimeOptimized 設定の目的
(Xilinx Answer 55224)Vivado - 2013.x Vivado 合成 - -mode オプションの out_of_context 設定の目的
(Xilinx Answer 55225)Vivado 合成 - 開発の初期段階で制約の検証に時間がかかる
(Xilinx Answer 51163)Vivado 合成 - EDIF ネットリスト ファイルに対して MAX_FANOUT 合成属性はサポートされない
(Xilinx Answer 55302)Vivado 合成 - 実行時間を短縮するための HDL コード記述方法
(Xilinx Answer 55135)Vivado 合成 - サポートされない SystemVerilog コンストラクト
(Xilinx Answer 55196)Vivado 合成 - DSP48 の推論でサポートされていない機能
(Xilinx Answer 55194)Vivado 合成 - SystemVerilog に関するベスト プラクティス
(Xilinx Answer 54551)Vivado 合成 - Vivado 合成でのインポートされたコア ネットリストの処理方法
(Xilinx Answer 53524)Vivado 合成 - 個別に宣言されていて、DSP48 の出力レジスタ バスとして使用されている複数のレジスタは結合されるか
(Xilinx Answer 53505)Vivado 2012.x - Vivado 合成 - 非同期リセット出力レジスタに対してブロック RAM が推論されるか
(Xilinx Answer 53507)Vivado 2012.x - Vivado 合成 - 3 次元以上の多次元配列に対してブロック RAM が推論されるか
(Xilinx Answer 52335)Vivado 合成ツール - ボトムアップ合成を実行する場合の推奨手順
(Xilinx Answer 52333)ブロック RAM メモリを推論する HDL コード内に 3 つ以上のクロックがあると、Vivado 合成で「ERROR: [Synth 8-2914] Unsupported RAM template」というエラー メッセージが表示される
(Xilinx Answer 52331)Vivado 合成でメモリのモデル化およびブロック RAM の推論で VHDL レコード型はサポートされるか
(Xilinx Answer 52304)Vivado 合成での IEEE MATH_REAL および PROPOSED パッケージ ライブラリのサポート
(Xilinx Answer 52303)Vivado 合成でのリセット可能なメモリ配列のサポート
(Xilinx Answer 52301)Vivado 合成での READ_CORES のサポート
(Xilinx Answer 46743)flatten_hierarchy を none に設定した場合に Vivado 合成で下位モジュールのトライステート ロジックを推論できるか
(Xilinx Answer 52086)Vivado 合成 - 「WARNING: [Synth 8-1824] circular dependency found for file .vhd while ordering」という警告メッセージが表示される
(Xilinx Answer 47454)Vivado 合成 - Vivado 合成で VHDL エンティティでの work ライブラリを使用した Verilog モジュールのインスタンシエートはサポートされるか




2017.3 で解決した Vivado 合成の問題

(Xilinx Answer 64777)Vivado Synthesis - SystemVerilog の「case inside」範囲拡張のサポート
(Xilinx Answer 60015)2014.1 Vivado 合成 - 「ERROR: [Synth 8-550] port width mismatch in instance array for port 'din[a]'」というエラー メッセージが表示される
(Xilinx Answer 57975)Vivado 合成 - SystemVerilog のパックされていないアレイを使用するとインスタンスのアレイに問題が発生する

AR# 69023
日付 01/05/2018
ステータス アクティブ
種類 一般
ツール