AR# 69034

7 シリーズ、UltraScale、および UltraScale+ のデザイン アドバイザリ - 2016.3 より前のバージョンの Vivado に差動 I/O 規格のフライト タイム遅延が含まれていない

説明

2016.3 より前のバージョンの Vivado で、すべてのデバイス ファミリに対して、差動 I/O 規格のタイミング解析にパッケージ フライト タイム データが使用されていなかったことが発見されました。タイミング エンジンで差動 I/O 遅延の解析にパッケージ フライト タイムが使用されません。

これが現れるのは pin-to-pin タイミング制約のみですが、パスは主にクロック遅延と I/O ブロックのレジスタの正しい配置によって左右されるので、50 ~ 300 ps の差はタイミングを満たすのには影響しないはずです。

pin-to-pin タイミングの影響を受けやすいアプリケーションのタイプは、同期 chip-to-chip インターフェイス (FPGA とその他のデバイスの両方に共通のクロック ソース) です。これらのインターフェイスは通常低速 (200 MHz 以下) であるので、50 ~ 300 ps のエラーは影響ないと考えられます。 

I/O のタイミングがクリティカルなデザイン インターフェイスには専用 I/O レジスタ (ISERDES または OSERDES ブロックを含む) が使用されるので、固定のセットアップ、ホールド、および clock-to-out タイミングが得られるので、Vivado 2016.3 以降でタイミング解析を実行し直してもタイミング エラーは発生する可能性はほとんどありません。この問題は、シングルエンド I/O 規格のみを使用するデザインには影響しません。

対象となるバージョン:

2012.x、2013.x、2014.x、2015.x、2016.1、2016.2

対象となるデバイス ファミリ:

7 シリーズ、UltraScale、UltraScale+

ソリューション

この問題は、Vivado 2016.3 以降で修正されています。

この問題を回避するには、タイミングを満たすために必要に応じて Vivado 2016.4 のタイミング解析を使用してデザインを再インプリメントしてください。

改訂履歴

2017/04/14 - 1.0 初版

AR# 69034
日付 04/14/2017
ステータス アクティブ
種類 デザイン アドバイザリ
ツール 詳細 概略