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AR# 69035

UltraScale/UltraScale+ DDR4 - Release Notes and Known Issues

説明

This answer record contains the Release Notes and Known Issues for the DDR4 UltraScale and UltraScale+ Cores and includes the following:

  • General Information
  • Known and Resolved Issues
  • Revision History

 

This Release Notes and Known Issues Answer Record is for the programmable logic DDR4 IP core supported in UltraScale and UltraScale+ based devices.

DDR4 IP Page

https://www.xilinx.com/products/intellectual-property/ddr4.html

 

Xilinx Forums:

Please seek technical support via the Memory Interfaces Board. The Xilinx Forums are a great resource for technical support. 

The entire Xilinx Community is available to help here, and you can ask questions and collaborate with Xilinx experts to get the solutions you need.

ソリューション

General Information:

 

Supported devices can be found in the following locations:

For a list of new features and added device support for all versions, see the Change Log file available with the core in Vivado tools.

 

Table 1 correlates the core version to the first Vivado design tools release version in which it was included.

Table 1: Version

DDR4 Version Vivado Tools Version
v2.2 (Rev. 8) 2019.2
v2.2 (Rev. 7) 2019.1
v2.2 (Rev. 6) 2018.3
v2.2 (Rev. 5) 2018.2
v2.2 (Rev. 4) 2018.1
v2.2 (Rev. 3) 2017.4
v2.2 (Rev. 2) 2017.3
v2.2 (Rev. 1) 2017.2
v2.2 2017.1
v2.1 (Rev. 1) 2016.4
v2.1 2016.3
v2.0 (Rev. 1) 2016.2
v2.0 2016.1
v1.1 2015.4
v1.0 2015.3
v7.1 2015.2
v7.0 2015.1
v6.1 2014.4
v6.0 2014.3
v5.0 (Rev. 1) 2014.2
v5.0 2014.1

 

For a list of supported memory interfaces and operating frequencies for UltraScale family FPGAs go to the External Memory Interfaces section of the Memory Solutions Page.

For a complete list of supported DDR4 memory devices refer to the memory_device_support_ddr4.xlsx attachment found at the bottom of this Answer Record.

For the latest info on what is new for Vivado, including supported operating systems and IP release notes, see (UG973).

 

Known and Resolved Issues:


Table 2 provides the known and resolved issues for the UltraScale family DDR4 IP.

Note: The "Version Found" column lists the version the problem was first discovered. The problem might also exist in earlier versions, but no specific testing has been performed to verify earlier versions.

Table 2: Known and Resolved Issues

Answer Record Title Version Found Version Resolved
(Xilinx Answer 72789) UltraScale/UltraScale+ DDR3/DDR4 IP - Usage Guidelines for Multiple High Frequency Save/Restore Cycles v2.1 NF
(Xilinx Answer 72582) UltraScale Memory IP - Space Grade Kintex UltraScale XQRKU060 Device Byte Planner Errors or MIG 66-99 Error in Bank 46 or Bank 25 v2.2 (Rev. 7)
Not Resolved
(Xilinx Answer 71778) UltraScale/UltraScale+ DDR4/DDR3 IP - Unable to Enter Self-Refresh when User Refresh is Enabled v2.2 (Rev. 4)
v2.2 (Rev. 7)
(Xilinx Answer 71531) UltraScale/UltraScale+ DDR4 DDR3 Post Save Restore ECC errors multi-rank only v2.1 (Rev. 1) v2.2 (Rev. 6)
(Xilinx Answer 70874) UltraScale/UltraScale+ DDR4 IP - AXI Arbitration Improvements V2.2 v2.2 (Rev. 4)
(Xilinx Answer 69573) UltraScale/UltraScale+ DDR4 IP - 2017.x multi-controller designs fail calibration at WRITE_DQS_TO_DQ (complex) - IBUF_LOW_PWR attribute (2016.4 upgrade) V2.2 v2.2 (Rev. 2)
(Xilinx Answer 69779) UltraScale/UltraScale+ DDR4 Address Parity incorrectly generated hen targeting 3DS RDIMMs and LRDIMMs v2.2 (Rev. 2) NF
(Xilinx Answer 68943) UltraScale DDR4 - MT40A1G16WBU-083E component with xcku115-flvb2104-2-e fails to generate output products v2.2 (EA) v2.2 (Rev. 1)
(Xilinx Answer 69458) UltraScale DDR4 - JEDEC Spec Updates for tCK(avg) in Speed Bin Tables effects CL and CWL Values for DDR4-2133 and Higher Speed Grade Devices v2.2 (Rev. 1) NF
(Xilinx Answer 68997) UltraScale DDR4 - Unable to set data width to 80 for a x16 Wide Interface Component in custom CSV v2.2 v2.2 (Rev. 1)
(Xilinx Answer 67956) UltraScale/UltraScale+ DDR4/DDR3 - Supported configurations for Self Refresh and Save/Restore
v2.1 v2.2 (Rev. 1)
(Xilinx Answer 67979) UltraScale DDR4 - Design generation error occurs due to incorrect maximum MMCM VCO value for -1H speed grade
v2.1 NAB
(Xilinx Answer 66471) UltraScale DDR4 - Incorrect Write Recovery (WR) value programmed to Mode Register 0 (MR0) 
v1.1 NF
(Xilinx Answer 68236) UltraScale DDR4 - upgrading locked IP might fail for select RDIMMs
v2.1 (Rev. 1) NF
(Xilinx Answer 68143) UltraScale+ MPSoC DDR4 - Tactical Patch - IP GUI hangs and crashes for specific settings
v2.1 v2.1 (Rev. 1)
(Xilinx Answer 67230) UltraScale DDR4 - tREFI interval is incorrectly set v2.0 v2.1 (Rev. 1)
(Xilinx Answer 67891) UltraScale DDR4/DDR3 - Ping-Pong PHY behavioral simulations fail with data errors when using BFM simulation mode
v2.0 (Rev. 1) v2.1
(Xilinx Answer 67631) UltraScale DDR4 - some parts use the incorrect memory speed grade
v2.0 (Rev. 1) v2.1
(Xilinx Answer 67455) UltraScale DDR3/DDR4 - Tactical Patch -  ECC signals are missing from the User Interface when ECC is enabled without AXI
v2.0 (Rev. 1) v2.1
(Xilinx Answer 67255) UltraScale/UltraScale+ DDR4 - [Place 30-487] error may occur for some configurations
v2.0 v2.1
(Xilinx Answer 67008) UltraScale DDR4 - Enabling DBI Read causes Read Complex register values in XSDB BRAM to not be populated
v2.0 v2.1
(Xilinx Answer 66937) UltraScale/UltraScale+ DDR4 and DDR3 IP - UNISIM simulations fail when using Self Refresh and Self Restore options v2.0 NAB
(Xilinx Answer 66938) UltraScale+ DDR4 - Usage of six or more DDP (Dual Die Package/Twin Die) components is limited to 2133Mbps operation
v2.0 v2.1
(Xilinx Answer 67544) UltraScale DDR4/DDR3 - Tactical Patch - Data errors seen at user interface when using Normal Ordering Error 
v2.0 v2.1
(Xilinx Answer 67054) UltraScale/UltraScale+ DDR4 - Extra CK/CK# clock pair generated for some RDIMMs and LRDIMMs
v2.0 v2.1
(Xilinx Answer 66927) UltraScale DDR4/DDR3 - BFM simulations have errors when using Self Refresh and Self Restore options
v2.0 v2.0 (Rev. 1)
(Xilinx Answer 66560) UltraScale/UltraScale+ DDR3 and DDR4 IP - IP Generation Fails when Custom Part CSV File is Loaded for Twin Die Component v1.1 v2.0
(Xilinx Answer 66554) UltraScale+ DDR4 - a 300MHz reference input clock cannot be chosen for 1333MHz (750ps) output clock frequency
v2.0 v2.0 (Rev. 1)
(Xilinx Answer 65083) UltraScale+ MPSoC DDR4/DDR3 - No DIMM support for XCZU2EG and XCZU3EG devices with the SBVA484 package
v1.0 v2.0 (Rev. 1)
(Xilinx Answer 64774) UltraScale DDR4 - SETUP/HOLD violations in the mmcm_clkout0 domain
v7.0 v2.0
(Xilinx Answer 65950) UltraScale DDR4/DDR3 - Synplify PRO Synplify Pro Black Box Testing designs can fail in calibration v1.0 v2.0
(Xilinx Answer 65372) UltraScale DDR4/DDR3 IP - Vivado GUI Simulations fail with data errors when using VCS simulator
v1.0 v2.0
(Xilinx Answer 64784) UltraScale DDR4 - false DRC MIG-32# errors detected for sys_clk_p/n v7.0 v2.0
(Xilinx Answer 64856) Design Advisory for UltraScale DDR4/DDR3 - PCB pull-down required on the DDR3 RESET# pin and on the DDR4 RESET_N pin to maintain logic low during memory initialization v5.0 v7.1
(Xilinx Answer 65790) UltraScale DDR4/DDR3 - Tactical Patch - when using a Custom Memory part some timing parameters are not updated correctly v1.0 v1.1
(Xilinx Answer 65652) UltraScale DDR3/DDR4 - AXI enabled designs incorrectly have data mask tied to GND during Read-Modify-Write commands
v1.0 v1.1
(Xilinx Answer 65493) UltraScale DDR4/DDR3 - IP generation fails for configurations requiring more than 3 contiguous banks when targeting FGPA devices with half banks in between full banks
v1.0 v1.1
(Xilinx Answer 63667) UltraScale DDR4 - VIOLATION: cmdWR seen for tCK = 833ps and speed bin = 833 when using Micron Memory Model  v7.0 v2.0
(Xilinx Answer 62086) UltraScale DDR4/DDR3 - Performance Traffic Generator only works with "ROW COLUMN BANK" Address mapping v5.0 (Rev. 1) v2.0
(Xilinx Answer 65261) UltraScale DDR4/DDR3 - Tactical Patch - Dynamic DCI does not work for some devices v7.1 v1.0
(Xilinx Answer 65054) UltraScale DDR4 - CAS Latency setting of 17 results in calibration failures during DQS Gate Calibration v7.1 v1.0
(Xilinx Answer 64887) UltraScale DDR4/DDR3 -Tactical Patch - Errors occur when implementing a 2015.1 MIG (v7.0) IP in Vivado 2015.2
v7.0 v1.0
(Xilinx Answer 64773) UltraScale DDR4/DDR3 - customization GUI shows incorrect Enable Chip Select Pin option when recustomizing IP
v7.0 v1.0
(Xilinx Answer 64615) UltraScale DDR4/DDR3 - AXI Interface efficiency improvements for 2015.2 v7.0 v7.1
(Xilinx Answer 64306) UltraScale DDR4 - Tactical Patch -
Required calibration patch to resolve potential hardware failures due to incorrect DLL Reset during SDRAM initialization sequence (all configurations) and internal nibble clocking (x4 only)
v7.0 v7.1
(Xilinx Answer 64010) UltraScale DDR4/DDR3 - memory controller can hang when in "Strict" mode v7.0 v7.1
(Xilinx Answer 64063) UltraScale DDR4/DDR3 - DIMM tool tip incorrectly lists the density for the base component part v7.0 v7.1
(Xilinx Answer 63786) UltraScale DDR4 - SPEC_VIOLATION tWR/tRTP tWR seen for tCK = 833ps and speed bin = 833 when using Micron Memory Model
v7.0 v7.0
(Xilinx Answer 63666) UltraScale DDR4 - tCK SPEC_VIOLATIONs for tCK = 833ps and speed bin = 833 when using Micron Memory Model
v7.0 v7.0
(Xilinx Answer 63596) UltraScale DDR4/DDR3/RLDRAM3 - HOLD violations might be seen when using 2014.4.1 v6.1 v7.0
(Xilinx Answer 63261) UltraScale DDR3/DDR4/QDRII+ - Multi-driver errors found during LINT check
v6.1 v7.0
(Xilinx Answer 63240) UltraScale DDR4/DDR3 - PHY Only Documentation - (PG150) includes incorrect usage of "rdDataEn" in relation to "per_rd_done" (periodic read operation) and "rmw_rd_done" (RMW Operation) v6.1 v7.0
(Xilinx Answer 62930) UltraScale DDR4/DDR3 -Tactical Patch - tCCD and tRTW violations can cause data errors in multi-rank and DDR4 x16 configurations 
v6.1 v7.0
(Xilinx Answer 63022) UltraScale DDR4/DDR3 - Designs targeting dual rank DIMMs with address mirroring fail in hardware
v6.0 v7.0
(Xilinx Answer 62776) UltraScale DDR4/DDR3 - ECC fault injection does not work
v6.1 v7.0
(Xilinx Answer 60528) UltraScale DDR4/DDR3 - Vivado may fail to generate output products with 64-bit data width
v5.0 v7.0
(Xilinx Answer 62321) UltraScale DDR4/DDR3 - User Interface ports direction incorrect in instantiation template
v5.0 v6.1
(Xilinx Answer 61988) UltraScale DDR4/DDR3 - Hold violations may be seen on a path clocked by riu_clk
v6.0 v6.1
(Xilinx Answer 62050) UltraScale DDR4/DDR3 - Can reset_n be allocated to an I/O or does it have to be within a memory interface bank?
v5.0 v6.1
(Xilinx Answer 61909) UltraScale DDR3/DDR4 - app_wdf_data format clarification
v6.0 v6.1
(Xilinx Answer 60181) UltraScale DDR4/DDR3 - Timing violations may occur at higher data rates
v5.0 v6.1
(Xilinx Answer 62080) UltraScale DDR4 - AXI Narrow Burst simulations cause model warnings to be generated
v5.0 v6.0
(Xilinx Answer 61901) UltraScale DDR3/DDR4 - memory model violations observed during simulation
v5.0 (Rev. 1) NAB
(Xilinx Answer 61725) UltraScale/UltraScale+ DDR4 - Micron DDR4 part name shown in MIG GUI is obsolete
v5.0 (Rev. 1) v6.0
(Xilinx Answer 60322) UltraScale DDR4 - MIG tool incorrectly allows Internal VREF to be disabled for DDR4 interfaces. v5.0 v1.1
(Xilinx Answer 59948) UltraScale DDR4/DDR3 - Incorrect clock connection on dbg_hub which can have a negative timing impact.
v5.0 v5.0 (Rev. 1)

 

Revision History:

 

04/18/2017 Created separate Answer record for DDR4
06/12/2017 Updated for 2017.2; Added (Xilinx Answer 68028),(Xilinx Answer 69291)
06/22/2017 Added (Xilinx Answer 69324)
07/13/2017 Added (Xilinx Answer 69458)
07/31/2017 Updated debugging link to (Xilinx Answer 68937)
09/18/2017 Updated AR formatting and linked (Xilinx Answer 69573)
11/29/2017 Updated for 2017.4
03/13/2018 Updated for 2018.1
04/04/2018 Added AR70874
09/20/2018 Updated for 2018.3
01/23/2019 Added AR71531, Added AR71778
05/02/2019 Updated for 2019.1
09/19/2019 Added (Xilinx Answer 72789) and (Xilinx Answer 72582), Updated for 2019.2

添付ファイル

関連添付ファイル

タイトル サイズ ファイルタイプ
memory_device_support_ddr4.xlsx 17 KB XLSX

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
58435 UltraScale/UltraScale+ Memory IP - Master Release Notes and Known Issues N/A N/A

サブアンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
69096 DDR4 UltraScale IP - DDR4 移行 GUI にピンポン PHY の cs[1] の入力スキュー値が表示されていない N/A N/A
69458 UltraScale DDR4 - JEDEC 仕様の Speed Bin Table の tCK(avg) アップデートにより DDR4-2133 以降の高速グレード デバイスの CL および CWL 値が影響を受ける N/A N/A
68997 UltraScale DDR4 - カスタム CSV の x16 幅のインターフェイス コンポーネントに対してデータ幅を 80に設定できない N/A N/A
68943 UltraScale DDR4 - MT40A1G16WBU-083E コンポーネントと xcku115-flvb2104-2-e を使用すると出力ファイルを生成できない N/A N/A
67956 UltraScale/UltraScale+ DDR4/DDR3 - セルフ リフレッシュおよび保存/復元をサポートする設定 N/A N/A
67979 UltraScale DDR4 - -1H スピード グレードに適切ではない MMCM VCO の最大値が設定されているためデザインの生成でエラーが発生する N/A N/A
66471 UltraScale DDR4 - モード レジスタ (MR0) に不正なライト リカバリ (WR) 値がプログラムされる N/A N/A
68236 UltraScale DDR4 - 一部の RDIMM でロックされた IP をアップグレードできない可能性がある N/A N/A
68143 UltraScale+ MPSoC DDR4 - パッチ - 特定の設定で IP GUI が停止してクラッシュする N/A N/A
67230 UltraScale DDR4 - tREFI の間隔が正しく設定されない N/A N/A
67891 UltraScale DDR4/DDR3 - BFM シミュレーション モードを使用したピンポン PHY ビヘイビアー シミュレーションでデータ エラーによる問題が発生する N/A N/A
67631 UltraScale DDR4 - 一部のパーツで間違ったメモリ スピード グレードが使用される N/A N/A
67455 UltraScale DDR3/DDR4 - パッチ - AXI なしで ECC をイネーブルにするとユーザー インターフェイスに ECC 信号が見つからない N/A N/A
67255 UltraScale/UltraScale+ DDR4 - コンフィギュレーションによっては [Place 30-487] エラーが発生することがある N/A N/A
67008 UltraScale DDR4 - DBI 読み出しをイネーブルにすると XSDB BRAM の Read Complex レジスタの値が自動挿入されない N/A N/A
66938 UltraScale+ DDR4 - 6 個以上の DDP (デュアル ダイ パッケージ/ツイン ダイ) コンポーネントを使用する場合は 2133 Mbps の動作に制限されている N/A N/A
67544 UltraScale DDR4/DDR3 - パッチ - Normal Ordering Error モードの使用時にユーザー インターフェイスでデータ エラーが検出される N/A N/A
67054 UltraScale/UltraScale+ DDR4 - 一部の RDIMM および LRDIMM に対して余分な CK/CK# クロック ペアが生成される N/A N/A
66927 UltraScale DDR4/DDR3 - セルフ リフレッシュ オプションとセルフ リストア オプションを使用すると BFM シミュレーションがエラーになる N/A N/A
66554 UltraScale+ DDR4 - 1333 MHz (750 ps) の出力クロック周波数に対して 300 MHz 基準入力クロックが選択できない N/A N/A
65083 UltraScale+ MPSoC DDR4/DDR3 - SBVA484 パッケージの XCZU2EG および XCZU3EG デバイスには DIMM サポートがない N/A N/A
64774 UltraScale DDR4 - mmcm_clkout0 ドメインにおける SETUP/HOLD 違反 N/A N/A
65950 UltraScale DDR4/DDR3 - Synplify PRO - Synplify Pro ブラック ボックス テスト デザインがキャリブレーションでエラーになることがある N/A N/A
61725 MIG UltraScale DDR4 - MIG GUI に表示される Micron 社の DDR4 パーツは廃止されている N/A N/A
61901 UltraScale DDR3/DDR4 - シミュレーション時にメモリ モデルの違反が発生する N/A N/A
60181 UltraScale DDR4/DDR3 - 高データ レートでタイミング違反が発生する場合がある N/A N/A
61909 UltraScale DDR3/DDR4 - app_wdf_data フォーマットの説明 N/A N/A
61988 UltraScale DDR4/DDR3 - riu_clk でクロック供給されるパスでホールド違反が見られることがある N/A N/A
62321 UltraScale DDR4/DDR3 - インスタンシエーション テンプレートにおけるユーザー インターフェイス ポートの方向が不正 N/A N/A
60528 UltraScale DDR4/DDR3 - Vivado で 64 ビット データ幅の出力ファイルを生成できない N/A N/A
63261 UltraScale DDR3/DDR4/QDRII+ - LINT チェック中にマルチドライバー エラーが表示される N/A N/A
62776 UltraScale DDR4/DDR3 - ECC 故障注入が機能しない N/A N/A
63022 UltraScale DDR4/DDR3 - アドレス ミラーリングを使用するデュアル ランク DIMM をターゲットとするデザインでハードウェア エラーが発生する N/A N/A
62930 UltraScale DDR4/DDR3 - パッチ - tCCD および tRTW の違反により、マルチランクおよび DDR4 x16 コンフィギュレーションでデータ エラーが発生する可能性がある N/A N/A
63240 MIG UltraScale DDR4/DDR3 - PHY のみの資料 - PG150 の per_rd_done (定期読み出し) および rmw_rd_done (RMW) に関して rdDataEn の記述が間違っている N/A N/A
63596 UltraScale DDR4/DDR3/RLDRAM3 - 2014.4.1 を使用しているとホールド違反が発生する可能性がある N/A N/A
63666 UltraScale DDR4 - Micron メモリ モデルを使用して tCK = 833 ps およびスピード ビン = 833 に設定すると「tCK SPEC_VIOLATION」というエラー メッセージが表示される N/A N/A
63786 UltraScale DDR4 - tCK = 833 ps およびスピード ビン = 833 に設定して Micron メモリ モデルを使用すると「SPEC_VIOLATION tWR/tRTP tWR」というエラー メッセージが表示される N/A N/A
64063 UltraScale DDR4/DDR3 - DIMM のツール ヒントにベース コンポーネント パーツの集積度が間違ってリストされる N/A N/A
64010 UltraScale DDR4/DDR3 - Strict モードでメモリ コントローラーが停止することがある N/A N/A
64773 MIG UltraScale DDR4/DDR3 - IP を再度カスタマイズすると、カスタマイズ GUI に表示される Enable Chip Select Pin オプションが間違っている N/A N/A
64887 UltraScale DDR4/DDR3 - パッチ - Vivado 2015.2 で 2015.1 MIG (v7.0) IP をインプリメントするとエラーが発生する N/A N/A
65261 UltraScale DDR4/DDR3 - パッチ - 一部のデバイスで Dynamic DCI が機能しない N/A N/A
63667 UltraScale DDR4 - Micron メモリ モデルを使用して tCK = 833 ps およびスピード ビン = 833 に設定すると「VIOLATION: cmdWR」というエラー メッセージが表示される N/A N/A
65652 UltraScale DDR3/DDR4 - AXI をイネーブルにしたデザインで Read-Modify-Write コマンドの実行中にデータ マスクが間違って GND に接続される N/A N/A
65790 UltraScale DDR4/DDR3 - パッチ - カスタム メモリ パーツを使用すると一部のタイミング パラメーターが正しくアップデートされない N/A N/A
64784 UltraScale DDR4 - sys_clk_p/nに対して DRC MIG-32# エラーが間違って表示される N/A N/A
65372 UltraScale DDR4/DDR3 IP - Vivado GUI で VCS シミュレータを使用するとデータ エラーが発生する N/A N/A
59948 UltraScale DDR4/DDR3 - dbg_hub のクロック接続が間違っていると、タイミングに悪影響が出る可能性がある N/A N/A
60322 UltraScale DDR4 - MIG ツールで DDR4 インターフェイスに対し内部 VREF が間違ってオフになってしまう N/A N/A
62080 UltraScale DDR4 - シミュレーションで AXI ナロー バーストに関する警告メッセージが表示される N/A N/A
62050 UltraScale DDR4/DDR3 - reset_n を I/O に割り当てられるか、メモリ インターフェイス バンク内に reset_n を配置する必要があるか N/A N/A
64306 UltraScale DDR4 - パッチ - SDRAM 初期化中の不正な DLL リセットおよび内部ニブル クロッキング (x4 のみ) により発生する可能性のあるハードウェア エラーを解決するためキャリブレーション パッチが必要 N/A N/A
64615 UltraScale DDR4/DDR3 - 2015.2 での AXI インターフェイスの性能の向上 N/A N/A
65054 UltraScale DDR4 - CAS レイテンシ (CL) が 17 に設定されていると、DQS ゲート キャリブレーション エラーが発生する N/A N/A
65493 UltraScale DDR4/DDR3 - フル バンク間にハーフ バンクが含まれている FPGA をターゲットしているとき、コンフィギュレーションで隣接バンクが 3 個以上必要な場合に IP 生成がエラーになる N/A N/A
66794 UltraScale DDR3 - Dynamic ODT 設定が原因で Vivado 2015.3 または 2015.4 を使用したときにデュアル ランクまたはデュアル スロット コンフィギュレーションで書き込みエラーが発生する場合がある N/A N/A
69779 UltraScale/UltraScale+ DDR4 - RDIMM、3DS RDIMM、および LRDIMM でのアドレス パリティ サポート N/A N/A
69573 UltraScale/UltraScale+ DDR4 IP - 2017.x のマルチコントローラー デザインのキャリブレーションが WRITE_DQS_TO_DQ (complex) でエラーになる - IBUF_LOW_PWR 属性 (2016.4 からのアップグレード) N/A N/A
66937 UltraScale/UltraScale+ DDR4 および DDR3 IP - Self Refresh オプションと Self Restore オプションを使用すると、UNISIM シミュレーションがエラーになる N/A N/A
66560 UltraScale/UltraScale+ DDR3 および DDR4 IP - ツイン ダイ コンポーネント用のカスタム パーツ CSV ファイルを読み込むと IP 生成でエラーが発生する N/A N/A
70874 UltraScale/UltraScale+ DDR4 IP - AXI アービトレーションの改善 N/A N/A
71696 UltraScale/UltraScale+ DDR4 - Tcl フロー全体でリフレッシュ パラメーターを変更するサポートの追加 N/A N/A
71697 UltraScale+ RFSoC DDR4/DDR3/RLDRAM3 - FSVE1156 パッケージで間違ったデータ幅が使用できてしまう N/A N/A
71778 UltraScale/UltraScale+ DDR4/DDR3 IP - ユーザー リフレッシュが有効になっているとセルフ リフレッシュができない N/A N/A
72789 UltraScale/UltraScale+ DDR3/DDR4 IP - 高周波数保存/復元サイクルを複数回実行する場合のガイドライン N/A N/A
72582 UltraScale Memory IP - 航空宇宙グレードの Kintex UltraScale XQRKU060 デバイス バイト プランナーでエラー、またはバンク 46 またはバンク 25 で MIG 66-99 エラーが発生する N/A N/A
AR# 69035
日付 10/24/2019
ステータス アクティブ
種類 リリース ノート
デバイス 詳細 概略
ツール
IP
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