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AR# 69040

UltraScale/UltraScale+ LPDDR3 IP - リリース ノートおよび既知の問題

説明

このアンサーは LPDDR3 UltraScale および UltraScale+ コアのリリース ノートで、次の情報が含まれています。

  • 一般情報
  • 既知の問題および修正された問題
  • 改訂履歴

このリリース ノートおよび既知の問題は、 UltraScale および UltraScale+ ベースのデバイスでサポートされるプログラマブル ロジック LPDDR3 IP コアを対象としています。

LPDDR3 IP ページ:

https://japan.xilinx.com/products/intellectual-property/lpddr3.html


ザイリンクス フォーラム:

メモリ インターフェイス ボードからテクニカル サポートを受けてください。ザイリンクス フォーラムを利用すると、問題解決に役立ちます。

ザイリンクス コミュニティに質問したり、ザイリンクス エクスパートと協力したりして、ソリューションを見つけ出すことができます。

ソリューション

一般情報

サポートされるデバイスは次の場所から確認できます。

各バージョンにおける新機能と追加されたデバイス サポートのリストは、Vivado デザイン ツールに含まれるコアの変更ログ ファイルを参照してください。

表 1 に、コアの各バージョンに対して、それが最初に含まれた Vivado デザイン ツールのバージョンを示します。

表 1: バージョン

LPDDR3 バージョンVivado のバージョン
v1.0 (Rev. 8)2019.2
v1.0 (Rev. 7)2019.1
v1.0 (Rev. 6)2018.3
v1.0 (Rev. 5)2018.2
v1.0 (Rev. 4)
2018.1
v1.0 (Rev. 3)2017.4
v1.0 (Rev. 2)2017.3
v1.0 (Rev. 1)2017.2
v1.02017.1


UltraScale ファミリ FPGA でサポートされているメモリ インターフェイスおよび OS のリストについては、メモリ ソリューションのページの [外部メモリインターフェイス] のセクションを参照してください。

https://japan.xilinx.com/products/technology/memory.html

サポートされている LPDDR3 メモリ デバイスの完全リストについては、このアンサーに添付されている memory_device_support_lpddr3.xlsx を参照してください。

サポートされる OS および IP リリース ノートなどを含めた Vivado の新機能については、(UG973) を参照してください。

既知の問題および修正された問題

表 2 に、UltraScale ファミリ LPDDR3 IP に対する既知の問題および修正された問題を示します。

注記: [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

表 2: 既知の問題および修正された問題:

アンサー レコードタイトル問題の発生したバージョン修正バージョン
(Xilinx Answer 69436)UltraScale/UltraScale+ LPDDR3 IP - モード レジスタの設定v1.0NAB に出展
(Xilinx Answer 69435)UltraScale/UltraScale+ LPDDR3 IP - PCBA レイアウト ガイドラインv1.0NAB に出展
(Xilinx Answer 69282)UltraScale/UltraScale+ LPDDR3 IP - 「[DRC BIIVRC-1] Bank IO standard internal Vref conflict: Conflicting INTERNAL_VREF constraint in Bank x」という DRC 警告メッセージが表示されるv1.0NAB に出展
(Xilinx Answer 69141)UltraScale/UltraScale+ LPDDR3 IP - QuestaSim およびその他のシミュレータのメモリ モデル シミュレーション エラー v1.0NAB に出展
(Xilinx Answer 69041)UltraScale/UltraScale+ LPDDR3  IP - サポートされない 533 MHz を超える周波数がハイ レンジ I/O バンクで使用できるv1.0v1.0 (Rev.1)
(Xilinx Answer 69029)UltraScale/UltraScale+ LPDDR3 IP - Kintex UltraScale デバイスのハイ レンジ バンクを使用すると LPDDR3 出力インピーダンスと DRC 違反が発生するv1.0v1.0 (Rev.1)
(Xilinx Answer 69028)UltraScale/UltraScale+ LPDDR3 IP - Kintex UltraScale デバイスのハイ レンジ バンクを使用すると自動バイト プランナーでエラーが発生するv1.0v1.0 (Rev.1)


改訂履歴

2017/04/18LPDDR3 用に別のアンサー レコードを作成
2017/05/03アンサー 69141 を追加
2017/06/122017.2 用にアップデート。アンサー 、69291 を追加
2017/06/22アンサー 69324 を追加
2017/07/05AR69435 および AR69436 を追加
2017/08/31一般アンサーのリンクを削除し、アンサーのフォーマットをアップデート
2017/09/182017.3 用にアップデート
2017/12/122017.4 用にアップデート
2018/03/132018.1 用にアップデート
2018/09/202018.3 用にアップデート
2019/05/022019.1 用にアップデート
2019/10/202019.2 用にアップデート

添付ファイル

関連添付ファイル

タイトル サイズ ファイルタイプ
memory_device_support_lpddr3.xlsx 16 KB XLSX

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
58435 UltraScale/UltraScale+ Memory IP - Master Release Notes and Known Issues N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
69028 UltraScale/UltraScale+ LPDDR3 IP - Kintex UltraScale デバイスのハイ レンジ バンクを使用すると自動バイト プランナーでエラーが発生する N/A N/A
69029 UltraScale/UltraScale+ LPDDR3 IP - Kintex UltraScale デバイスのハイ レンジ バンクを使用すると LPDDR3 出力インピーダンスと ODT DRC 違反が発生する N/A N/A
69041 UltraScale/UltraScale+ LPDDR3 IP - サポートされてない周波数 (533 MHz を越える) のハイ レンジ I/O バンクへの配置 N/A N/A
69141 UltraScale/UltraScale+ LPDDR3 IP - QuestaSim およびその他のシミュレータのメモリ モデル シミュレーション エラー N/A N/A
69282 UltraScale/UltraScale+ LPDDR3 IP - 「[DRC BIIVRC-1] Bank IO standard internal Vref conflict: Conflicting INTERNAL_VREF constraint in Bank x」という DRC 警告メッセージが表示される N/A N/A
69291 UltraScale+ MPSoC Memory IP - SFVA625 パッケージで PL メモリ インターフェイスがサポートされない N/A N/A
69234 2016.4 Vivado ハードウェア マネージャーで Zynq UltraScale+ ES1 デバイス上の複数のデバッグ コアを検出できるようにするための緊急パッチ N/A N/A
69435 UltraScale/UltraScale+ LPDDR3 IP - PCBA レイアウト ガイドライン N/A N/A
69436 UltraScale/UltraScale+ LPDDR3 IP - モード レジスタの設定 N/A N/A
AR# 69040
日付 10/24/2019
ステータス アクティブ
種類 リリース ノート
デバイス 詳細 概略
ツール
IP
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