AR# 69195

UltraScale FPGA Gen3 Integrated Block for PCI Express (Vivado 2017.1) - ステージ 1 ビットストリームのみがプログラムされているときの MWr TLP 要求応答

説明

ステージ 1 ビットストリームのみがプログラムされている状態で TLP 要求が受信された場合、Tandem PCIe ベースのデザインはどのように動作しますか。


このアンサーは、PCI Express ソリューション センターの一部です。

(Xilinx Answer 34536)ザイリンクス PCI Express ソリューション センター

ソリューション

ステージ 1 ビットストリームのみがプログラムされていて、ステージ 2 ビットストリームが読み込まれる前に、ベンダー定義メッセージや読み出し要求など、TLP 要求が受信される可能性があります。

コアは、そのような要求に対してサポートされない要求 (UR) を返します。

ステージ 1 ビットストリームのみがプログラムされている状態でメモリ書き込み TLP が受信されると、デバイス ステータス レジスタの UR ビットがセットされます。 

注記: システムによっては、ERR_NONFATAL が送信されるケースも見られています。

改訂履歴

2017/06/27 - 初版

AR# 69195
日付 06/27/2018
ステータス アクティブ
種類 一般
IP