AR# 69267

Virtex UltraScale+ HBM Controller - リリース ノートおよび既知の問題

説明

このアンサーでは、Virtex UltraScale+ HBM Controller コアのリリース ノートおよび既知の問題を示します。次の情報が記載されています。

  • 一般情報
  • 既知の問題
  • 改訂履歴

このアンサーは、Vivado 2018.1 以降のツール バージョンで生成されたコアを対象としています。

HBM IP ページ:

https://japan.xilinx.com/products/intellectual-property/hbm.html

ザイリンクス フォーラム:

テクニカル サポートは、メモリ インターフェイス ボードをご活用ください。ザイリンクス フォーラムを利用すると、問題解決に役立ちます。

ザイリンクス コミュニティに質問したり、ザイリンクス エキスパートと協力したりして、ソリューションを見つけ出すことができます。

ソリューション

一般情報

サポートされるデバイスは次の場所から確認できます。

 

      Virtex UltraScale+ HBM Controller ページ

Virtex UltraScale+ HBM のホワイト ペーパーは、次のサイトから参照できます。

https://japan.xilinx.com/support/documentation/white_papers/j_wp485-hbm.pdf

各バージョンにおける新機能と追加されたデバイス サポートのリストは、Vivado デザイン ツールに含まれるコアの変更ログ ファイルを参照してください。

表 1 に、コアの各バージョンに対して、それが最初に含まれた Vivado デザイン ツールのバージョンを示します。

表 1: バージョン対照表

HBM のバージョンVivado ツールのバージョン
v1.02018.1
v1.0 (Rev. 1)2018.2
v1.0 (Rev. 2)2018.3
v1.0 (Rev. 3)2019.1
v1.0 (Rev. 4)2019.1.1
v1.0 (Rev. 4)2019.1.2
v1.0 (Rev. 4)2019.1.3
v1.0 (Rev. 5)2019.2
v1.0 (Rev. 6)2019.2.1
v1.0 (Rev. 6)2019.2.2
v1.0 (Rev. 7)2020.1


UltraScale ファミリ FPGA でサポートされているメモリ インターフェイスおよび動作周波数のリストは、メモリ ソリューションのページの [外部メモリインターフェイス] セクションを参照してください。

サポートされる OS および IP リリース ノートなどを含む Vivado の新機能は、『Vivado Design Suite ユーザー ガイド: リリース ノート、インストール、およびライセンス』 (UG973) を参照してください。

既知の問題および修正された問題

表 2 に、Virtex UltraScale+ HBM Controller の既知の問題および修正された問題を示します。

Note: The "Version Found" column lists the version the problem was first discovered.

問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

表 2: 既知の問題および修正された問題

アンサータイトル問題の発生したバージョン修正バージョン
(Xilinx Answer 73712)Virtex UltraScale+ HBM Controller - 以前のバージョンの Vivado でロックされた IP を 2020.1以降で使用するとインプリメンテーション中またはハードウェアでエラーが発生するv1.0N/A
(Xilinx Answer 73372)Virtex UltraScale+ HBM Controller - HBM シミュレーション中に VCS シミュレータで多数のコア生成メッセージが生成されるv1.0 (Rev.3)N/A
(Xilinx Answer 73028)Virtex UltraScale+ HBM Controller - ランダム モードで合成可能なトラフィック ジェネレーターを含む HBM サンプル デザインを使用するとデータ比較エラーが発生するv1.0 (Rev. 5)v1.0 (Rev. 5) Vivado 2019.2.1
(Xilinx Answer 72608)Virtex UltraScale+ HBM コントローラー - HBM スタック インターフェイス レートが 900 MHz 未満のとき、Vivado ハードウェア マネージャーでコンフィギュレーション エラーが見られるv1.0 (Rev.3)v1.0 (Rev. 5)
(Xilinx Answer 72607)Virtex UltraScale+ HBM Controller - デバッグ ハブ クロックが接続されないことがあり、インプリメンテーション時にエラーが発生したりハードウェア マネージャーでステータスが「Not Enabled」になったりするv1.0 (Rev.3)未修正
(Xilinx Answer 71895)Virtex UltraScale+ HBM Controller - IP で [Write DQ Parity] が有効になっている場合にメモリ ファイルを変更する必要があるv1.0v1.0 (Rev.3)
(Xilinx Answer 71894)Virtex UltraScale+ HBM Controller - 2018.3 バージョンにおける DRAM_y_STAT_TEMP ポート動作の変更v1.0 (Rev.2)N/A
(Xilinx Answer 71795)Virtex UltraScale+ HBM Controller - HBM メモリの動作周波数が 900 MHz 以外の場合にシミュレーション エラーが発生するv1.0 (Rev. 2)未修正
(Xilinx Answer 71312)Virtex UltraScale+ HBM FPGA XCVU31P、XCVU33P、XCVU35P、XCVU37P ES983x - スタック チャネルでクロス スタック トランザクションがハングするv1.0ES デバイスでは修正なし。
プロダクション デバイスでは修正済み。
(Xilinx Answer 71165)2 スタックデザインで AXI ポートが 1 つだけ使用されていると Virtex UltraScale+ HBM コントローラーのパフォーマンスが低いv1.0v1.0 (Rev. 2)
(Xilinx Answer 71097)Virtex UltraScale+ HBM Controller - VCS、QuestaSim、または IES シミュレータでのシミュレーション問題v1.0未修正
(Xilinx Answer 70919)Virtex UltraScale+ HBM Controller - ARESET_N パスでのタイミング違反v1.0v1.0 (Rev. 1)
(Xilinx Answer 70435)Virtex UltraScale+ HBM コントローラー - AXI_RRESP が条件によって誤りとなる可能性があるv1.0N/A

改訂履歴

2018/04/092018.1 での新しい IP
2018/08/2971312 を追加
2018/10/222018.3 用にアップデート
2018/12/10AR#71097 の説明を更新し、AR#71795 を追加
2019/01/07AR71097 の説明を更新し、AR71894 および AR71895 を追加
2019/05/022019.1 用にアップデート
2019/07/30AR72607 および AR72608 を追加
2019/10/202019.2 用にアップデート
2019/11/01アンサー 73028 を追加
2019/11/11アンサー 71097 の説明を更新。
2020/02/13AR#73372 を追加
2020/05/21AR#73712 を追加し、2020.1 用にアップデート

アンサー レコード リファレンス

サブアンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
70919 Virtex UltraScale+ HBM Controller - ARESET_N パスでのタイミング違反 N/A N/A
71097 Virtex UltraScale+ HBM Controller - VCS、QuestaSim、または IES シミュレータでのシミュレーション問題 N/A N/A
71165 2 スタックデザインで AXI ポートが 1 つだけ使用されていると Virtex UltraScale+ HBM コントローラーのパフォーマンスが低い N/A N/A
71312 Virtex UltraScale+ HBM FPGA XCVU31P、XCVU33P、XCVU35P、XCVU37P ES983x – インタースタック チャネルでクロス スタック トランザクションがハングする N/A N/A
71795 Virtex UltraScale+ HBM Controller - HBM メモリの動作周波数が 900 MHz 以外の場合にシミュレーション エラーが発生する N/A N/A
71894 Virtex UltraScale+ HBM Controller - 2018.3 バージョンにおける DRAM_y_STAT_TEMP ポート動作の変更 N/A N/A
71895 Virtex UltraScale+ HBM Controller - IP で [Write DQ Parity] が有効になっている場合にメモリ ファイルを変更する必要がある N/A N/A
72607 Virtex UltraScale+ HBM Controller - デバッグ ハブ クロックが接続されないことがあり、インプリメンテーション時にエラーが発生したりハードウェア マネージャーでステータスが「Not Enabled」になったりする N/A N/A
72608 Virtex UltraScale+ HBM コントローラー - HBM スタック インターフェイス レートが 900 MHz 未満のとき、Vivado ハードウェア マネージャーでコンフィギュレーション エラーが見られる N/A N/A
73028 Virtex UltraScale+ HBM Controller - ランダム モードで合成可能なトラフィック ジェネレーターを含む HBM サンプル デザインを使用するとデータ比較エラーが発生する N/A N/A
73372 Virtex UltraScale+ HBM コントローラー - HBM シミュレーション中に VCS シミュレータが数多くのコア生成メッセージを生成する N/A N/A
73712 Virtex UltraScale+ HBM Controller - 前のバージョンの Vivado のロックされた IP を Vivado 2020.1 以降で使用するとインプリメンテーション中またはハードウェアでエラーが発生する N/A N/A
AR# 69267
日付 06/10/2020
ステータス アクティブ
種類 リリース ノート
デバイス
ツール
IP