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AR# 69267

Virtex UltraScale+ HBM Controller - リリース ノートおよび既知の問題

説明

このアンサーは、Virtex UltraScale+ HBM Controller コアのリリース ノートで、次の内容を含みます。

  • 一般情報
  • 既知の問題
  • 改訂履歴

このアンサーは、Vivado 2018.1 以降のツール バージョンで生成されたコアを対象としています。

HBM IP ページ:

https://japan.xilinx.com/products/intellectual-property/hbm.html

ザイリンクス フォーラム:

メモリ インターフェイス ボードからテクニカル サポートを受けてください。ザイリンクス フォーラムを利用すると、問題解決に役立ちます。

ザイリンクス コミュニティに質問したり、ザイリンクス エキスパートと協力したりして、ソリューションを見つけ出すことができます。

ソリューション

一般情報

サポートされるデバイスは次の場所から確認できます。

Virtex UltraScale+ HBM のホワイト ペーパーはこちらにあります。

https://japan.xilinx.com/support/documentation/white_papers/wp485-hbm.pdf

各バージョンにおける新機能と追加されたデバイス サポートのリストは、Vivado デザイン ツールに含まれるコアの変更ログ ファイルを参照してください。

表 1 に、コアの各バージョンに対して、それが最初に含まれた Vivado デザイン ツールのバージョンを示します。

表 1: バージョン

HBM バージョンVivado のバージョン
v1.02018.1
v1.0 (Rev. 1)2018.2
v1.0 (Rev. 2)2018.3
v1.0 (Rev. 3)
2019.1


UltraScale ファミリ FPGA でサポートされているメモリ インターフェイスおよび動作周波数のリストについては、メモリ ソリューションのページの [外部メモリインターフェイス] のセクションを参照してください。

サポートされる OS および IP リリース ノートなどを含めた Vivado の新機能については、(UG973) を参照してください。

既知の問題および修正された問題

表 2 は、Virtex UltraScale+ HBM Controller の既知の問題および修正された問題がまとめられています。

注記: [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。

問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

表 2: 既知の問題および修正された問題

アンサー レコードタイトル問題の発生したバージョン修正バージョン
(Xilinx Answer 72608)
Virtex UltraScale+ HBM コントローラー - HBM スタック インターフェイス レートが 900MHz 未満のとき、Vivado ハードウェア マネージャーでコンフィギュレーション エラーが見られるv1.0 (Rev.3)未修正
(Xilinx Answer 72607)Virtex UltraScale+ HBM Controller - デバッグ ハブ クロックが接続されないことがあり、インプリメンテーション時にエラーが発生したりハードウェア マネージャーでステータスが「Not Enabled」になったりするv1.0 (Rev.3)未修正
(Xilinx Answer 71895)Virtex UltraScale+ HBM Controller - IP で [Write DQ Parity] が有効になっている場合にメモリ ファイルを変更する必要があるv1.0v1.0 (Rev.3)
(Xilinx Answer 71894)
Virtex UltraScale+ HBM Controller - 2018.3 バージョンにおける DRAM_y_STAT_TEMP ポート動作の変更v1.0 (Rev.2)なし
(Xilinx Answer 71795)Virtex UltraScale+ HBM Controller - HBM メモリの動作周波数が 900 MHz 以外の場合にシミュレーション エラーが発生するv1.0 (Rev. 2)
未修正
(Xilinx Answer 71312)Virtex UltraScale+ HBM FPGA XCVU31P、XCVU33P、XCVU35P、XCVU37P ES983x – インタースタック チャネルがクロス スタック トランザクションでハングするv1.0ES デバイスでは修正なし。
プロダクション デバイスでは修正済み。
(Xilinx Answer 71165)2 スタックデザインで AXI ポートが 1 つだけ使用されていると Virtex UltraScale+ HBM コントローラーのパフォーマンスが低いv1.0v1.0 (Rev. 2)
(Xilinx Answer 71097) Virtex UltraScale+ HBM - VCS、Questa Sim、または IES でのサンプル デザイン シミュレーション問題v1.0未修正
(Xilinx Answer 70919)Virtex UltraScale+ HBM Controller - ARESET_N パスでのタイミング違反v1.0v1.0 (Rev.1)
(Xilinx Answer 70435)Virtex UltraScale+ HBM コントローラー - AXI_RRESP が一部条件で誤りとなる可能性がある v1.0なし

改訂履歴

2018/04/092018.1 での新しい IP
2018/08/2971312 を追加
2018/10/222018.3 用にアップデート
2018/12/10AR#71097 の説明を更新し、AR#71795 を追加
2019/01/07アンサー 71097 の説明を更新し、アンサー 71894 および 71895 を追加
2019/05/022019.1 用にアップデート
2019/07/30AR#72607 および AR#72608 を追加

アンサー レコード リファレンス

サブアンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
70919 Virtex UltraScale+ HBM Controller - ARESET_N パスでのタイミング違反 N/A N/A
71097 Virtex UltraScale+ HBM - VCS、Questa Sim、または IES でのサンプル デザイン シミュレーション問題 N/A N/A
71165 2 スタックデザインで AXI ポートが 1 つだけ使用されていると Virtex UltraScale+ HBM コントローラーのパフォーマンスが低い N/A N/A
71312 Virtex UltraScale+ HBM FPGA XCVU31P、XCVU33P、XCVU35P、XCVU37P ES983x – インタースタック チャネルでクロス スタック トランザクションがハングする N/A N/A
71795 Virtex UltraScale+ HBM Controller - HBM メモリの動作周波数が 900 MHz 以外の場合にシミュレーション エラーが発生する N/A N/A
71894 Virtex UltraScale+ HBM Controller - 2018.3 バージョンにおける DRAM_y_STAT_TEMP ポート動作の変更 N/A N/A
71895 Virtex UltraScale+ HBM Controller - IP で [Write DQ Parity] が有効になっている場合にメモリ ファイルを変更する必要がある N/A N/A
72607 Virtex UltraScale+ HBM Controller - デバッグ ハブ クロックが接続されないことがあり、インプリメンテーション時にエラーが発生したりハードウェア マネージャーでステータスが「Not Enabled」になったりする N/A N/A
72608 Virtex UltraScale+ HBM コントローラー - HBM スタック インターフェイス レートが 900 MHz 未満のとき、Vivado ハードウェア マネージャーでコンフィギュレーション エラーが見られる N/A N/A
AR# 69267
日付 08/23/2019
ステータス アクティブ
種類 リリース ノート
デバイス
ツール
IP
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