UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 69282

UltraScale/UltraScale+ LPDDR3 IP - 「[DRC BIIVRC-1] Bank IO standard internal Vref conflict: Conflicting INTERNAL_VREF constraint in Bank x」という DRC 警告メッセージが表示される

説明

問題の発生したバージョン: LPDDR3 v1.0

 

修正バージョン: (Xilinx Answer 69040) を参照

UltraScale または UltraScale+ FPGA のプログラマブル ロジックに LPDDR3 インターフェイスをインプリメンテーションしていると、次のような DRC 警告メッセージが表示されます。

[DRC BIIVRC-1] Bank IO standard internal Vref conflict: Conflicting INTERNAL_VREF constraint in Bank 39. Some ports in this bank, for example, c0_lpddr3_dq[0] (HSUL_12_DCI, Vref=0.600V)
at site IOB_X0Y41 conflict with constrained INTERNAL_VREF of 0.750V.

ソリューション

この DRC 警告メッセージは無視しても問題ありません。

 

メモリ IP により自動的に 0.75V に設定された INTERNAL_VREF と、HSUL_12 の I/O 規格の Vref との間に競合があるために、この DRC 警告が発生します。 

LPDDR3 では有効な Vref 値が幅広くサポートされているため、0.5 x VDD に厳密に従う必要はありません。

 

開発および特性化中は 0.75V の Vref 値がデザインには最適でした。

HSUL_12 ピンの I/O ポート ウィンドウに表示されている 0.6V の I/O 規格の Vref は I/O 規格から外されており、メモリ IP の動作には反映されません。

アンサー レコード リファレンス

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
69040 UltraScale/UltraScale+ LPDDR3 IP - リリース ノートおよび既知の問題 N/A N/A
AR# 69282
日付 12/15/2017
ステータス アクティブ
種類 一般
デバイス 詳細 概略
ツール
IP
このページをブックマークに追加