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AR# 69324

UltraScale+ MPSoC Memory IP - PL メモリ インターフェイスの SFVC784 パッケージのデータ レートが正しくない

説明

問題の発生したバージョン: DDR4 v2.2、DDR3 v1.4、RLDRAM3 v1.4、QDRII+ v1.4、QDRIV v2.0、LPDDR3 v1.0

修正バージョン: (Xilinx Answer 58435) を参照

『Zynq UltraScale+ MPSoC データシート: DC 特性および AC スイッチ特性』(DS925) v1.3 2017 年 4 月 20 日リリースの表 74 に、PL メモリ インターフェイスの有効なデータ レートがパッケージの種類ごとに示されています。

1600Mb/s を超えて動作する場合の SFVC784 パッケージは、すべての FFV パッケージおよび FBVB900 パッケージよりも 1 スピード グレード下げたものに制限されます。


Vivado 2017.1 以前のリリースでは、SVFC784 パッケージを選択して PL メモリ インターフェイスをカスタマイズした場合、選択したメモリ デバイスに対してカスタマイズ GUI でのデータ レートが正しくありません。 

データ レートは、すべての FFV パッケージと FBVB900 パッケージと同じものになります。

ソリューション

Vivado 2017.2 では、カスタマイズ GUI に DS925 の表 74 が反映されるよう問題が修正されています。

1600Mb/s を超えて動作する場合の SFVC784 パッケージは現在、すべての FFV パッケージおよび FBVB900 パッケージよりも 1 スピード グレード下げたものに制限されています。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
58435 UltraScale/UltraScale+ Memory IP - Master Release Notes and Known Issues N/A N/A
AR# 69324
日付 01/11/2018
ステータス アクティブ
種類 既知の問題
デバイス
ツール
IP
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