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Zynq UltraScale+ MPSoC VCU DDR Controller - サンプル デザインなしで Zynq UltraScale+ MPSoC VCU DDR Controller をデバッグする方法

説明

サンプル デザインなしで Zynq UltraScale+ MPSoC VCU DDR Controller をデバッグする方法を教えてください。

ソリューション

Zynq UltraScale+ MPSoC VCU DDR Controller はアプリケーション固有の DDR コントローラーで、Zynq UltraScale+ MPSoC EV デバイスで Zynq UltraScale+ MPSoC VCU (H.264/H.265 Video Codec Unit) と一緒に使用するためにのみサポートされています。

そのため、MIG のような従来のザイリンクス DDR コントローラーの場合とはデバッグ方法が異なります。

DDR PHY およびボードのデバッグ:

Zynq UltraScale+ MPSoC VCU DDR Controller では、MIG PHY が使用されます。

つまり、標準の MIG サンプル デザインを使用して、ボード レイアウトが正しく、DDR インターフェイスが正常に機能していることを検証できます。

DDR4 サンプル デザインの詳細およびメモリ インターフェイスの検証用に使用できるテストベンチについては、『UltraScale アーキテクチャ FPGA メモリ IP LogiCORE IP 製品ガイド』(PG150) を参照してください。

デバッグの詳細は、(Xilinx Answer 68937) を参照してください。

デバッグのみが目的で、デザインのほかの部分と通信する必要はないため、[Advanced Options] タブで AXI インターフェイスを無効にし (ネイティブ モードを使用)、Advanced Traffic Generator を有効にすることをお勧めします。

 

ar69403-1_-_mig_adv_tab.png  

 

 

DDR アプリケーション:

PHY インターフェイスが検証された後も問題が発生し続ける場合は、PS-DDR に切り替えてみて、問題が引き続き発生するかどうかを確認します。

このようにすることで、メモリに対する一般的な VCU の問題なのか、Zynq UltraScale+ MPSoC VCU DDR Controller の使用時に発生する問題なのかがわかります。

 

DDR パフォーマンス:

パフォーマンス問題に関しては、ボードのパフォーマンスを ZCU106 と比較できます。『H.264/H.265 Video Codec Unit LogiCORE IP 製品ガイド』 (PG252) の「Debugging Performance Issues (性能に関する問題のデバッグ)」というセクションも参照してください。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
54490 Zynq UltraScale+ VCU DDR Controller - Vivado 2018.1 以降のバージョンのリリース ノートおよび既知の問題 N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
68937 UltraScale/UltraScale+ DDR3 および DDR4 メモリ インターフェイス キャリブレーションおよびハードウェア デバッグ ガイド N/A N/A
AR# 69403
日付 01/08/2019
ステータス アクティブ
種類 一般
デバイス
IP
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