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AR# 69435

UltraScale/UltraScale+ LPDDR3 IP - PCBA レイアウト ガイドライン

説明

問題の発生したバージョン: LPDDR3 v1.0

修正バージョン: (Xilinx Answer 69040) を参照

UltraScale および UltraScale+ FPGA および MPSoC デバイスの PS および PL の LPDDR3 メモリ インターフェイスの PCBA レイアウト ガイドラインは 、(UG583) を参照してください。

ソリューション

Zynq MPSoC デバイスでのプログラマブル ロジックのソフト コントローラーまたは ハード化された PS DDR コントローラーの LPDDR3 インターフェイスの PCBA レイアウト ガイドラインは、 (UG583) を参照してください。

改訂履歴

2017/07/05 初版
2017/09/18 制約をアップデート
2018/02/26 アドレス/コマンド/制御のミッドレンジに対するクロックを +/- 8ps から +/-4ps、+/- 47mil を +/-23mil に変更。
2019/12/04 LPDDR3 PCBA レイアウト ガイドラインはすべて UG583 に含まれているので、UG583 を参照するようアンサーをアップデート。

アンサー レコード リファレンス

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
69040 UltraScale/UltraScale+ LPDDR3 IP - リリース ノートおよび既知の問題 N/A N/A
AR# 69435
日付 01/06/2020
ステータス アクティブ
種類 一般
デバイス 詳細 概略
ツール
IP
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