AR# 69436

UltraScale/UltraScale+ LPDDR3 IP - モード レジスタの設定

説明

問題の発生したバージョン: LPDDR3 v1.0

修正バージョン: (Xilinx Answer 69040) を参照

以前のプログラマブル ロジック UltraScale メモリ インターフェイス IP とは異なり、LPDDR3 モード レジスタの値はほとんどがデザインで非表示にされており、ファイルから簡単に導き出すことはできません。

ソリューション

このアンサーで言及されていないほかのモード レジスタはすべてデフォルト値のままであり、デザインではこれらの値の変更はサポートされていません。

LPDDR3 IP は、MT52L256M32D1PF-107 Micron メモリ デバイスのみをネイティブ サポートしているため、データシートのタイミング パラメーターの生成に使用されます。

  • MR1 は常に BL = 8 を使用し、nWR は Micron のデータシートの値および LPDDR3 インターフェイス クロック レートから導き出されます。
  • MR2 は「RL and WL」を生成し、nWRE 値は Micron データシートの値および LPDDR3 インターフェイス クロック レートから導き出されます。
  • 40Ω のプルアップ抵抗およびプルダウン抵抗における駆動電流では、MR3 は必ず 0x2 に設定されます。
  • MR10 は、初期化時に ZQ キャリブレーションにのみ使用されます。
    IP がサポートするシングル ランク ポイント ツー ポイント インターフェイスで SI またはタイミングの改善が試験で確認されなかったため、IP は ZQCS (ZQ Calibration Short) コマンドを周期的に発行しません。
  • RZQ/2 DQ ODT の場合、MR11 は常に 0x2 に設定されます。

改訂履歴

2017/07/28 - 初版

2018/02/15 - MR3 定義での誤字を修正 (MR3 は 0xA ではなく 0x2 に設定されている)

アンサー レコード リファレンス

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
69040 UltraScale/UltraScale+ LPDDR3 IP - リリース ノートおよび既知の問題 N/A N/A
AR# 69436
日付 02/27/2018
ステータス アクティブ
種類 一般
デバイス 詳細 概略
ツール
IP