AR# 69477

UltraScale FPGA Gen3 Integrated Block for PCI Express (Vivado 2017.1/2017.2) - ソース クロック sys_clk と デスティネーション クロック pipe_clk が非同期 (Timed (unsafe)) となる

説明

問題の発生したバージョン: v4.3/v4.3 (Rev1)

修正バージョンおよびその他の既知の問題: (Xilinx Answer 57945)

デフォルトの UltraScale FPGA Gen3 Integrated Block for PCI Express サンプル デザインを実装すると、クロック関連性レポートで sys_clk (ソース クロック) と pipe_clk (デスティネーション クロック) が非同期 (Timed (unsafe)) と表示されます。


このアンサーは、PCI Express ソリューション センターの一部です。

(Xilinx Answer 34536) PCI Express ソリューション センター

ソリューション

これは既知の問題であり、今後のコアのリリースで修正される予定です。

Vivado 2017.1/Vivado 2017.2 でこの問題を解決するには、このアンサーに添付されているパッチの patch_readme ディレクトリの説明を参照してパッチをインストールしてください。

注記: 「問題の発生したバージョン」は、問題が最初に発見されたバージョンを示します。問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

改訂履歴

2017/07/18 - 初版

添付ファイル

関連添付ファイル

タイトル サイズ ファイルタイプ
AR69477_Vivado_2017_1_preliminary_rev1.zip 917 KB ZIP
AR69477_Vivado_2017_2_preliminary_rev1.zip 981 KB ZIP
AR# 69477
日付 07/25/2017
ステータス アクティブ
種類 既知の問題
ツール
IP