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AR# 69827

UltraScale+ Memory IP - SFVB784 パッケージの PL メモリ インターフェイスのデータ レートが間違っている

説明

問題の発生したバージョン: DDR4 v2.2 (Rev. 1)、DDR3 v1.4 (Rev. 1)、RLDRAM3 v1.4 (Rev. 1)、QDRII+ v1.4 (Rev. 1)、QDRIV v2.0 (Rev. 1)、LPDDR3 v1.0 (Rev. 1)

修正バージョン: (Xilinx Answer 58435) を参照

『Kintex UltraScale+ FPGA データシート: DC 特性および AC スイッチ特性』(DS922) v1.5 2017 年 8 月 29 日リリースの表 27 に、PL メモリ インターフェイスの有効なデータ レートがパッケージの種類ごとに示されています。

1600 Mb/s を超えて動作する場合の SFVB784 パッケージは、すべての FFV パッケージよりも 1 スピード グレード下げたものに制限されます。

Vivado 2017.2 以前のリリースでは、SVFB784 パッケージを選択して PL メモリ インターフェイスをカスタマイズした場合、選択したメモリ デバイスに対してカスタマイズ GUI でのデータ レートが正しくありません。

データ レートは、すべての FFV パッケージと同じものになります。

ソリューション

Vivado 2017.3 では、カスタマイズ GUI に (DS922) v1.5 2017 年 8 月 29 日リリースの表 27 が反映されるよう問題が修正されています。

1600 Mb/s を超えて動作する場合の SFVB784 パッケージは現在、すべての FFV パッケージよりも 1 スピード グレード下げたものに制限されています。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
58435 UltraScale/UltraScale+ Memory IP - Master Release Notes and Known Issues N/A N/A
AR# 69827
日付 12/20/2017
ステータス アクティブ
種類 一般
デバイス
ツール
IP
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