AR# 69926

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PCI Express 用 Zynq UltraScale+ MPSoC コントローラー (Vivado 2017.2) - リンク ステータス レジスタのスピードおよびリンク幅のステータス

説明

PS-PCIe コアがルート ポートとしてコンフィギュレーションされ、接続されているエンドポイントがない場合、LSPCI レポートのリンク ステータス レジスタには Gen1x0 ではなく Gen1x1 が表示されます。

ソリューション

リンクが確立されていない場合、リンク スピードとリンク幅のリンク ステータス ビットは未定義となります。 

これらのビットはリンク アップ後にのみ有効になります。

改訂履歴

2017/10/23 - 初版

AR# 69926
日付 10/23/2017
ステータス アクティブ
種類 一般
IP
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