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AR# 70012

DMA/Bridge Subsystem for PCI Express および UltraScale+ PCI Express Integrated Block (Vivado 2017.3) - 問題の修正および機能の改善を含めた緊急パッチ

説明

問題の発生したバージョン:

  • DMA / Bridge Subsystem for PCI Express v4.0 - (Vivado 2017.3)
  • UltraScale+ PCI Express Integrated Block v1.3 - (Vivado 2017.3)

修正バージョンおよびその他の既知の問題: DMA Subsystem for PCI Express (Xilinx Answer 65443)/UltraScale+ PCI Express Integrated Block (Xilinx Answer 65751)

これらの問題は、前のバージョンのコアでも発生していた可能性があります。


このアンサーで提供されている緊急パッチでは、次に示す問題の修正および改善点が含まれています。

DMA / Bridge Subsystem for PCI Express v4.0 - (Vivado 2017.3)

次に示す問題のリストは、DMA Mode および Bridge Mode の両方が対象です。

  • バグ修正: MSI-X 表サイズを 'h1F (32 ベクター) に訂正。
  • バグ修正: C2H トラフィックが多いとき、レジスタの読み出しエラーを引き起こしていた CC から TX への変換を修正。(7 シリーズおよび Zynq-7000 デバイスのみに影響)
  • バグ修正: 64 ビットのアドレス指定がイネーブルのとき、PCIe ハード ブロックの受信データを修正。(7 シリーズおよび Zynq-7000 デバイスのみに影響)
  • バグ修正: ext_sys_clk_bufg オプションの修正。(UltraScale+ デバイスのみに影響)
  • バグ修正: ext_sys_clk_bufg オプションが TRUE に設定されている場合の ip_pcie4_uscale_late.xdc ファイルの sys_clk BUFG パスを修正(UltraScale+ デバイスのみに影響)

リストされている問題はすべてブリッジ モードのみを対象にしています。

  • バグ修正: MSIX 制御レジスタの MSI-X イネーブル ビットが 0 の間に、MSI-X テーブルおよび PBA レジスタをプログラムをできるように修正

UltraScale+ PCI Express Integrated Block v1.3 - (Vivado 2017.3)

  • バグ修正: ext_sys_clk_bufg オプションが TRUE に設定されている場合の ip_pcie4_uscale_late.xdc ファイルの sys_clk BUFG パスを修正
  • バグ修正: 512 ビットの AXI Stream インターフェイスのデザインのマルチサイクル パス制約を修正


このアンサーは、PCI Express ソリューション センターの一部です。

(Xilinx Answer 34536) PCI Express ソリューション センター

ソリューション

この問題は、このコアの次のバージョンで修正される予定です。Vivado 2017.3 を使用している場合は、次の手順に従ってパッチをインストールしてください。

方法 1:

  1. $XILINX_VIVADO/patches ディレクトリに移動します。このディレクトリが存在しない場合は作成します。
  2. 「AR70012」という名前で始まるディレクトリに ZIP アーカイブを解凍します。
    注記: ほとんどの解凍ツールでは、ZIP ファイルと同じ名前のディレクトリが解凍時に自動的に作成されます。
  3. 元のインストール場所から Vivado を実行します。

方法 2:

  1. パッチ ファイル用のディレクトリを別に作成します。
  2. ZIP ファイルの内容をパッチ ディレクトリに解凍します。
  3. MYVIVADO 環境変数をこのパッチ ディレクトリをポイントするように設定します。
    次に例を示します。
    set MYVIVADO=C:\MYVIVADO\vivado-patch-AR70012vivado\
  4. 元のインストール場所から Vivado を実行します。

 

IP 外部に BUFG_GT/BUFG_GT_SYNC をインスタンシエートする IP プロパティを設定:

PCI Express IBUFDS_GTE4 の sys_clk を複数のコンポーネントで共有するときにデザインが配線できない問題が修正されます。

これは、[Open Example Design] の前に実行する必要があります。このパッチを使用すると、手順 3 および 4 が自動的に実行されます。

  1. Vivado Tcl コンソールで DMA Subsystem for PCI Express または PCI Express Integrated Block に次のプロパティを設定します。
  • IP インテグレーター以外 (ブロック デザイン以外) のフローの場合:
set_property CONFIG.ext_sys_clk_bufg true [get_ips <ip_name>]
  • IP インテグレーター (ブロック デザイン) フローの場合:
set_property CONFIG.ext_sys_clk_bufg true [get_bd_cells <ip_name>]
  1. 新しい設定をデザインに適用するには、IP またはブロック デザインの出力ファイルをリセットして出力ファイルを再生成します。
  2. 次に示すようにデザインに BUFG_GT および BUFG_GT_SYNC をインスタンシエートします。

wire sys_clk_bufg;
wire sys_clk_ce_out;
wire sync_sc_ce;
wire sync_sc_clr.

BUFG_GT bufg_gt_sysclk (.CE (sync_sc_ce), .CEMASK (1'd0), .CLR (sync_sc_clr), .CLRMASK (1'd0), .DIV (3'd0), .I (sys_clk), .O (sys_clk_bufg));
BUFG_GT_SYNC sys_sys_clk (.CESYNC(sync_sc_ce), .CLRSYNC (sync_sc_clr), .CE(sys_clk_ce_out), .CLK(sys_clk), .CLR (1'b0));

  1. DMA Subsystem for PCI Express または PCI Express Integrated Block IP のインスタンシエーションで次のポートを追加または置換します。

.sys_clk ( sys_clk_bufg ),
.sys_clk_ce_out (sys_clk_ce_out)


改訂履歴


10/25/2017初版
11/10/2017Rev. 4 パッチ追加 - ip_pcie4_uscale_late.xdc ファイルの sys_clk BUFG パスを修正
11/12/2017Rev. 5 パッチ追加 - ip_pcie4_uscale_plus.xdc ファイルで 512 ビットの AXI Stream インターフェイスのデザインのマルチサイクル パス制約を修正

添付ファイル

関連添付ファイル

タイトル サイズ ファイルタイプ
AR70012_Vivado_2017_3_preliminary_rev5.zip 5 MB ZIP

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
34536 ザイリンクス PCI Express ソリューション センター N/A N/A

関連アンサー レコード

AR# 70012
日付 11/15/2017
ステータス アクティブ
種類 既知の問題
デバイス
  • Kintex UltraScale+
  • Virtex UltraScale+
  • Zynq UltraScale+ MPSoC
  • More
  • Kintex-7
  • Virtex-7
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ツール
  • Vivado Design Suite - 2017.3
IP
  • DMA for PCI Express (PCIe) Subsystem
  • UltraScale+ FPGA Integrated Endpoint Block for PCI Express
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