AR# 70061

UltraScale FPGA Gen3 Integrated Block for PCI Express (Vivado 2017.3) - パイプライン ステージ 2 が有効に設定されていると PIPE シミュレーションでエラーが発生する

説明

問題の発生したバージョン : v4.4

修正バージョンおよびその他の既知の問題: (Xilinx 57945) 参照

パイプライン ステージを 2 に設定して UltraScale FPGA Gen3 Integrated Block for PCI Express コアのサンプル デザインをシミュレーションすると、シミュレーション エラーとなります。

ソリューション

これは既知の問題であり、今後のコアのリリースで修正される予定です。

Vivado 2017.1 および Vivado 2017.3 でこの問題を解決するためのパッチがそれぞれ提供されています。

パッチのインストール手順は、添付されているパッチ ファイルの「patch_readme」ディレクトリの説明を確認してください。

注記: 「問題の発生したバージョン」は、問題が最初に発見されたバージョンを示します。

問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

改訂履歴

2017/11/01 - 初版

添付ファイル

関連添付ファイル

タイトル サイズ ファイルタイプ
AR70061_Vivado_2017_3_preliminary_rev1.zip 995 KB ZIP
AR70061_Vivado_2017_1_preliminary_rev1.zip 917 KB ZIP
AR# 70061
日付 11/01/2017
ステータス アクティブ
種類 既知の問題
IP