AR# 70082

2017.2 Vivado IP フロー - ターゲット言語が VHDL の BD を合成していると「ERROR : module '' not found」というエラー メッセージが表示される

説明

IP ごとのアウト オブ コンテキスト (OCC) またはブロック デザイン (BD) ごとの OOC を使用して出力ファイルを生成すると、BD にエラーが発生します。

ERROR : module 'bd_smart_connect_0' not found
: failed synthesizing module design_1_axi_smc_0'

ソリューション

Vivado 2017.2 である問題が発生していて、この問題は、プロジェクトのターゲット言語が変更になると、BD の SmartConnect および system_ila IP コアに影響します。

根本的な原因:

  • 特定言語 (Verilog など) が設定されたプロジェクトで IP が作成されます。
  • プロジェクトの言語が VHDL に変更されます。
  • 保留になっていたエラボレーションが実行されます。IP が「Verilog」でエラボレートされます。それが日付チェックの対象になります。
  • 生成が実行されます。
  • 生成時に、現在のプロジェクト設定は「VHDL」であるため、IP の「Verilog」のプロジェクト設定になっている IP との間に問題が検出されます。
    生成の前に、IP をカスタマイズし、エラボレートしようとします。
  • この IP は保留になっていたエラボレーション IP であるため、エラボレーション コールで「エラボレーションの取り消し」は実行されるのですが、その後、エラボレーションのやり直しは行われません。

この問題は、Vivado 2017.3 で修正されています。

Vivado 2017.2 または でこの問題を回避するには、次のいずれかを実行します。

  • プロジェクトで最初に使用されていたターゲット言語で生成します。
  • BD の出力ファイルを生成するときに、グローバル合成のオプションを使用します。
  • まず、グローバル合成のオプションを使用して出力ファイルを生成し、次に、IP ごとの OOC または BD ごとの OOC を使用してもう一度ファイルを生成します。
AR# 70082
日付 12/04/2017
ステータス アクティブ
種類 既知の問題
ツール