AR# 70196

LogiCORE IP MIPI D-PHY v4.0 - 7 シリーズ デバイスでは自動キャリブレーションと外部 IDELAYCTRL を使用する合成デザインで高速レーンが未接続のままになる

説明

7 シリーズ デバイスで、MIPI D-PHY RX IP (MIPI CSI-2 RX Subsystem を含む) を自動キャリブレーションおよび外部 IDELAYCTRL と共に使用すると、合成デザインで ISERDES の後に HS レーンが接続されていないことがわかります。

この問題の解決方法を教えてください。

ソリューション

これは MIPI D-PHY IP および MIPI CSI-2 RX Subsystem の既知の問題で、7 シリーズ デバイスにのみ影響します。

  • Vivado 2017.3 - この問題を回避するには、MIPI D-PHY IP および MIPI CSI-2 RX Subsystem のパッチを (Xilinx Answer 70195) からダウンロードします。
  • Vivado 2017.4 - この問題は、Vivado 2017.4 以降の MIPI D-PHY LogiCORE IP で修正されています。

アンサー レコード リファレンス

マスター アンサー レコード

AR# 70196
日付 03/21/2018
ステータス アクティブ
種類 一般
デバイス
ツール
IP