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AR# 70478

AXI Bridge for PCI Express - FAQ およびデバッグ チェックリスト

説明

このアンサーでは、AXI Bridge for PCI Express IP のよくある質問とデバッグ チェックリストを示します。 

この IP に関連しない一般的な PCIe に関するよくある質問およびデバッグ チェックリストは、(Xilinx Answer 69751) を参照してください。


このアンサーは、PCI Express ソリューション センターの一部です。

(Xilinx Answer 34536) ザイリンクス PCI Express ソリューション センター

ソリューション

FAQ:

なし

デバッグ チェックリスト:

  • AXI Bridge IP では、PCIe Base IP、および普通のPCIe Integrated IPに似た GT が使用されます。
    リンク アップ、エニュメレーション、一般的な PCIe ブートアップ、または検出に関する問題がある場合は、AXI メモリ マップドの部分とは関係がないので、上記の PCIe デバッグ ストラテジに従ってください。
    問題が特にデータ転送に関連している場合は、このセクションの情報のみを使用してください。

  • M_AXI および S_AXI インターフェイスをプローブし (デバッグしているデータ フローの方向による)、リクエストをトリガー/取得できるかどうかを確認します。
    ここにパケットが表示される場合は、変換後にアドレスがこのリクエストに対して予期される AXI アドレスにあることを確認するため、アドレス フィールドをチェックします (読み出しリクエストの場合は ARADDR、書き込みリクエストの場合は AWADDR)。

  • AXI トランザクション ベクターは C_PCIEBAR2AXIBAR_# パラメーターおよび C_PCIEBAR2AXIBAR_# パラメーターにあります。
    AXI BAR 設定は C_AXIBAR_# パラメーターにあります。

  • M_AXI および S_AXI インターフェイスには何も表示されず、エラーの前にあるのが最初の AXI パケットではない場合は、前の AXI トランザクションをチェックし、それが完了していることを確認します。
    書き込みの場合は、各リクエストに、BRESP、BVALID、BREADY が表示されている必要があります。
    読み出しの場合は、各リクエストに、RRESP、RVALID、RREADY が表示されている必要があります。
    完了していないパケットがある場合は (書き込みおよび読み出しの両方のインターフェイスをチェック)、先に進む前に、これらのパケットを調べます。PCIe には厳しいパケット順序ルールがあり、保留中のリクエストがデータ パイプラインを停止させてしまった可能性があるからです。

  • M_AXI および S_AXI インターフェイスには何も表示されず、エラーの前にあるのが最初の AXI パケットである場合は (またはほかに保留中のトランザクションがない場合)、次の点をチェックします。
    • ブリッジ制御レジスタのブリッジ イネーブル ビット (s_axil_* AXI Lite インターフェイスのオフセット 0x148)は、データが転送される前に必ず 1 に設定する必要があります。
    • AXIS_TX/RX インターフェイスをチェックし、そこにパケットがあるかどうかを確認します。
    • AXIS* インターフェイスにある場合は、問題はブリッジにあります。
      AXI メモリ マップド Gen2 の場合は、AXIS_* 信号のデータパスをたどっていくと内部ステート マシンが確認できます。

その他のデバッグ情報:

PG055 (AXI Memory Mapped to PCI Express) の「付録 B」を参照してください。

改訂履歴

2018/04/18: 初版

AR# 70478
日付 04/18/2018
ステータス アクティブ
種類 一般
IP
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