AR# 70485

UltraScale+ GTH/GTY - レート変更中に CPLL キャリブレーション設定をアップデートする方法

説明

UltraScale+ の GTH/GTY では、CPLL キャリブレーション ブロックと呼ばれるブロックがイネーブルにされます。 

このブロックは、次の状況でロックが確実に行われるようにするために必要です。

  • コンフィギュレーションの後
  • 基準クロックの削除/再適用の後
  • CPLLPD のアサート/ディアサートの後

CPLL でダイナミック ライン レート 切り替えがサポートされる必要がある場合は、キャリブレーション ブロックの一部のポートを管理する必要があります。

キャリブレーション ブロックの次のポートは、レート変更中に処理される必要があります。

GTH の場合:

gtwiz_gthe4_cpll_cal_bufg_ce_in

gtwiz_gthe4_cpll_cal_cnt_tol_in

gtwiz_gthe4_cpll_cal_txoutclk_period_in


GTY の場合:

gtwiz_gtye4_cpll_cal_bufg_ce_in

gtwiz_gtye4_cpll_cal_cnt_tol_in

gtwiz_gtye4_cpll_cal_txoutclk_period_in


これらのポートは、カスタマイズ用に自動表示されません。

ソリューション

GT Wizard サンプル デザインにおける CPLL レート変更:

  • UltraScale Transceiver Wizard を使用して GT をコンフィギュレーションします。
    • GT をコンフィギュレーションしたら、Tcl コンソールで次のコマンドを実行します。
      これにより、キャリブレーション ブロックの必要なポートがサンプル デザインの最上位に表示されるようになります。
set_property -dict [list CONFIG.INCLUDE_CPLL_CAL {1} ] [get_ips gtwizard_ultrascale_0]
    • GT の XCI を選択して右クリックし、[Reset Output Products] を実行します。
    • [Generate Output Products] または [Open IP Example Design] を実行して、サンプル デザインを生成します。
  • 次の信号を含むサンプル デザインの最上位が生成されます。(ここでの値は例として提供されているため、『UltraScale FPGA Transceivers Wizard LogiCORE IP 製品ガイド』 (PG182) を参照してください)
wire [17:0] hb0_gtwiz_gthe4_cpll_cal_txoutclk_period_int = 18'b00000000000000000000111110100000;
wire [17:0] hb0_gtwiz_gthe4_cpll_cal_cnt_tol_int = 18'b00000000000000000000000000101000;
wire [0:0] hb0_gtwiz_gthe4_cpll_cal_bufg_ce_int = 1'b1; 
  • bufg_ce に接続される信号は、1 のままにすることができます。
    異なる CPLL レートを管理するため、その他 2 つの信号は、(PG182) v1.7 の 66 ページの説明に従って正しく接続および設定する必要があります。
    次の例を参照してください。

CPLL レート変更のインプリメンテーションの例:


 

IP における CPLL レート変更:

  • トランシーバーが IP の一部である場合、このフローを使用してキャリブレーション ブロックのポートを表示することが推奨されます。
  • 1G/2.5G Ethernet PCS/PMA or SGMII の場合の例は、次のとおりです。
    1. IP をコンフィギュレーションし、[Shared Logic] で [GT in Example Design] をオンにします。
    2. [Open IP Example Design] を使用して、サンプル デザインを生成します

 


  • サンプル デザインを開きます
    • [Sources] ウィンドウで、GT の XCI の名前を見ることができます。
    • Tcl コンソールで次を実行します。
set_property -dict [list CONFIG.INCLUDE_CPLL_CAL {1} ] [get_ips gig_ethernet_pcs_pma_0_gt]

 


 
    • [Sources] ウィンドウで GT の XCI を選択して右クリックし、[Reset Output Products] および [Generate Output Products] を実行します。
  • サンプル デザインのファイルは再生成されません。キャリブレーション ブロックのポートは、手動で含める必要があります。
  • GT をインスタンシエートするファイルは、gig_ethernet_pcs_pma_0_support.v です
    • 次のポートを追加する必要があります。

.gtwiz_gthe4_cpll_cal_txoutclk_period_in (cpll_cal_txoutclk_period_in),  

.gtwiz_gthe4_cpll_cal_cnt_tol_in (cpll_cal_cnt_tol_in),

.gtwiz_gthe4_cpll_cal_bufg_ce_in (1'b1)

  • CPLL ダイナミック ライン レート切り替えを管理するため、cpll_cal_txoutclk_period_in および cpll_cal_cnt_tol_in ポートを有効な値に接続します。

156.25 MHz の入力基準クロックおよび 50 MHz のフリー ランニング クロックの場合に 1 Gbps および 2.5 Gbps の CPLL レートをサポートするための例を、次の表に示します。 

上記の例も参照してください。

1G2.5G
cpll_cal_txoutclk_period18'b0000000000000000001001110001000018'b00000000000000000011000011010100
cpll_cal_cnt_tol18'b0000000000000000000000000110010018'b00000000000000000000000001111101
AR# 70485
日付 02/09/2018
ステータス アクティブ
種類 一般
デバイス 詳細 概略