AR# 70657

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2017.4 40G/50G Ethernet Subsystem - 40G 256 ビット AXI ストリーム インターフェイスのサンプル デザインがハードウェアで動作しないことがある

説明

40G 256 ビット AXI インターフェイスを使用する場合、RX および TX AXI ストリーム インターフェイスは両方とも rx_core_clk 入力で駆動されます。

ただし、サンプル デザインでは TX パケット ジェネレーターおよび RX パケット モニターに別々のクロックが使用されています。このため、ハードウェアでサンプル デザインを実行すると、データ エラーが発生する可能性があります。

注記: このアンサー レコードは、40/50G Ethernet Subsystem の 128 ビット AXI ストリーム インターフェイスには適用されません。128 ビット AXI ストリーム インターフェイスのクロッキング構造は (PG211) に示すように異なるため、この問題の影響を受けません。

ソリューション

オプション 1:

Vivado 2017.4 の GUI で [Include FIFO Logic] をオンにしている場合の解決策を次に示します。

AXI ストリーム インターフェイス クロックおよびサンプル デザイン パケット ジェネレーター/モニターのクロックは、最上位ファイル _exdes.v での割り当てを次のように変更することにより tx_clk_out で駆動されるように変更できます。変更前は次のとおりです。

assign rx_core_clk_0 = rx_clk_out_0;

これを次のように変更します。

assign rx_core_clk_0 = tx_clk_out_0;

オプション 2:

Vivado 2017.4 の GUI で [Include FIFO Logic] をオフにしている場合の解決策を次に示します。

AXI ストリーム インターフェイス クロックおよびサンプル デザイン パケット ジェネレーター/チェッカーのクロックは、最上位ファイル _exdes.v での割り当てを次のように変更することにより rx_clk_out で駆動されるように変更できます。変更前は次のとおりです。

l_ethernet_0_pkt_gen_mon #(
.PKT_NUM (PKT_NUM))
 i_l_ethernet_0_pkt_gen_mon_0
(
    .gen_clk (tx_clk_out_0),
    .mon_clk (rx_core_clk_0),

これを次のように変更します。

l_ethernet_0_pkt_gen_mon #(
.PKT_NUM (PKT_NUM))
 i_l_ethernet_0_pkt_gen_mon_0
(
    .gen_clk (rx_core_clk_0),
    .mon_clk (rx_core_clk_0),

AR# 70657
日付 03/12/2018
ステータス アクティブ
種類 一般
IP
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