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AR# 70706

DMA/Bridge Subsystem for PCI Express (ブリッジ モード/ルート ポート - Vivado 2017.4) - ブリッジ モード - ルート ポート - エンドポイントが接続されていないと AXI トランザクション エラーとなる

説明

問題の発生したバージョン: v4.0 (Rev1)

修正バージョンおよびその他の既知の問題: (Xilinx Answer 65443)(Xilinx Answer 70702)

ブリッジ モード (UltraScale+) で DMA/Bridge Subsystem for PCI Express を使用すると、ブリッジ レジスタは、デフォルトで user_reset がリリースされるまでリセット状態に保持されます。 

つまり、ルート ポート モードでは、ブリッジ レジスタ (S_AXI_CTL バス経由でアクセス) へはアクセスできず、エンドポイント デバイスが接続されていない場合はブリッジ レジスタは応答しません。

PL PCIe ルート ポート モードの Zynq UltraScale+ MPSoC、および pcie-xdma-pl ドライバーと組み合わせて使用すると、ブート時に PetaLinux がハングすることがあります。


このアンサーは、PCI Express ソリューション センターの一部です。

(Xilinx Answer 34536) ザイリンクス PCI Express ソリューション センター

ソリューション

Vivado 2017.4 以前のバージョンでは、ブリッジ レジスタ リセットは、次に示すように、IP コンフィギュレーションによって Phy_ready 信号に変更できます。

この選択を使用するときは、user_lnk_up 出力信号が High になるか、Bridge PHY Status/Control Register Link Up ビットでリンクアップが確立されるまですべての AXI スレーブ インターフェイス データパス アクセスを保持する必要があります (詳細は『AXI Bridge for PCI Express Gen3 Subsystem v3.0 製品ガイド』 (PG194) に記載)。

 


 

コアの 2018.1 バージョン以降、AXI ブリッジ - ルート ポート モードのリセット ソースのデフォルト選択は phy_ready に変更されています。

改訂履歴

2018/06/05 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

AR# 70706
日付 06/05/2018
ステータス アクティブ
種類 既知の問題
IP
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