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AR# 70720

Soft-Decision FEC (SDFEC) Integrated Block - Vivado 2018.1 以降のバージョンでのリリース ノートおよび既知の問題

説明

このアンサーは、Soft-Decision FEC (SDFEC) Integrated Block のリリース ノートおよび既知の問題を記述したもので、次の内容を含みます。

  • 一般情報
  • 既知の問題および修正された問題
  • 改訂履歴

このアンサーは、Vivado 2018.1 以降のツール バージョンで生成されたコアを対象としています。

Soft-Decision FEC Integrated Block ページ

ザイリンクス フォーラム: 

DSP IP ボードからテクニカル サポートを受けてください。ザイリンクス フォーラムを利用すると、問題解決に役立ちます。

ザイリンクス コミュニティに質問したり、ザイリンクス エキスパートと協力したりして、ソリューションを見つけ出すことができます。

ソリューション

一般情報

サポートされるデバイスは、次の 3 つの場所から確認できます。

バージョン対照表

次の表に、コアの各バージョンに対して、それが最初に含まれた Vivado デザイン ツールのバージョンを示します。

SDFEC IP のバージョン Vivado のバージョン Vivado IP 変更ログ IP パッチ
v1.1 Rev 4 2019.2 (Xilinx Answer 72923)  
v1.1 Rev 3 2019.1 (Xilinx Answer 72242)  
v1.1 Rev 2 2018.3 (Xilinx Answer 71806) (Xilinx Answer 71873)
v1.1 Rev 1 2018.2 (Xilinx Answer 71212) (Xilinx Answer 71347)
v1.1 2018.1 (Xilinx Answer 70699) (Xilinx Answer 71341)

 

既知の問題および修正された問題

 

アンサー タイトル 問題の発生した
バージョン
修正
バージョン
(Xilinx Answer 71823) Windows OS でシミュレーションのみのサンプル デザインを使用すると、スティミュラスが正しく生成されない v1.1 Rev 1 v1.1 Rev 3
(Xilinx Answer 71876) C モデル実行ファイルを作成すると「MSG: Uncaught exception in model create」というエラー メッセージが表示される v1.1 Rev 1 v1.1 Rev 3
(Xilinx Answer 71415) -2LVI デバイス ファミリで LDPC が配置されて周波数が要件違反のときも DRC チェックでエラーが検出されない v1.1 Rev 1 v1.1 Rev 2
(Xilinx Answer 71362) 初期済みパラメーター インターフェイス (S_AXI) を使用して設定すると動作が正しくならない
v1.1 v1.1 Rev 2
(Xilinx Answer 71060) (PG256) - Vivado 2018.2 で GUI の [Runtime Loading] タブについての情報が古い
v1.1 Rev1 v1.1 Rev 2

 

改訂履歴

2018/12/21 (Xilinx Answer 71876) and (Xilinx Answer 71823) を追加
2018/08/10 (Xilinx Answer 71415) を追加
2018/07/27 (Xilinx Answer 71362)、および (Xilinx Answer 71060) を追加
2018/03/22 初版

アンサー レコード リファレンス

サブアンサー レコード

AR# 70720
日付 11/22/2019
ステータス アクティブ
種類 リリース ノート
IP
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