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AR# 70838

AXI Smartconnect with PCI Express IP のデザイン アドバイザリ - 相互運用性の問題 - データ要求のサイズが拡張されるためにデータ破損が発生する可能性がある

説明

このデザイン アドバイザリでは、AXI SmartConnect を DMA/Bridge Subsystem for PCI Express または QDMA Subsystem for PCI Express と共に使用する場合の問題を説明します。

AXI SmartConnect では、AXI4 プロトコルの AxCache[1] (非変更ビット) は使用されません。

AxCache[1] がセットされている場合でも、AXI SmartConnect で AXI マスターからの要求のサイズが拡張されることがあります。


PCI Express IP では、メモリ アクセスが意図したものより大きくなり、非プリフェッチ BAR のプロトコルに違反することがあります。

PCI Express IP をルート ポートとして使用している場合、このメモリ空間への意図しないアクセスにより、接続されている一部のエンドポイント デバイスで致命的なエラー、クラッシュ、またはデータの破損が発生する可能性があります。

ソリューション

ユーザー デザインで非プリフェッチまたは変更不可能なメモリ エレメントが PCIe Express ブリッジ IP (DMA/Bridge Subsystem for PCI Express、QDMA Subsystem) に接続されている場合、関係するデータパスに AXI SmartConnect は使用しないでください。

代わりに AXI Interconnect を使用してください。

Vivado 2018.3 用の修正パッチが (Xilinx Answer 71869) から提供されています。

この問題は、次のリリースで修正される予定です。

改訂履歴:

  • 2018/04/25 - 初版
  • 03/28/2019 - Vivado 2018.3 パッチに関する情報を追加。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
70702 Zynq UltraScale+ MPSoC - PS/PL PCIe ドライバー - リリース ノート N/A N/A

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
71869 SmartConnect - 狭い信号アクセスが不適切にサイズ変更される N/A N/A
AR# 70838
日付 03/28/2019
ステータス アクティブ
種類 デザイン アドバイザリ
デバイス
  • Kintex UltraScale+
  • Virtex UltraScale+
  • Zynq UltraScale+ MPSoC
IP
  • AXI SmartConnect
  • DMA for PCI Express (PCIe) Subsystem
  • AXI PCIe Gen3
  • QDMA Subsystem
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