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AR# 70854

Zynq UltraScale+ MPSoC - DMA/Bridge Subsystem for PCI Express - PL Bridge Root Port - PL PCIe Root Port ドライバーと使用する際の IP の設定に関するヒント

説明

PL Bridge Root Port (DMA/Bridge Subsystem for PCI Express - ブリッジ モード) を使用して PetaLinux 用に Zynq UltraScale+ MPSoC システムを設定する場合、シームレスな相互運用性を得るために使用すべき設定およびオプションがいろいろとあります。

このアンサーでは、これらの設定および事例について説明します。

このアンサーの内容は、次の組み合わせで使用する場合に特化しています。

  • MPSoC をイネーブルにした Zynq UltraScale+
  • DMA/AXI Bridge Subsystem for PCI Express - ブリッジ モード - Root Port (PCIe 用 PL Root Port Bridge)
  • pcie-xdma-pl ドライバーを使用した PetaLinux

このアンサーは、PCI Express ソリューション センターの一部です。

(Xilinx Answer 34536) ザイリンクス PCI Express ソリューション センター

ソリューション

添付の資料には、次の点に関して IP 設定のヒントが記載されています。

  • 正しい DTS エニュメレーションのための AXI BAR 変換レジスタ
  • 非プリフェッチ BAR を使用したエンドポイント デバイス
  • AXI ブリッジ上の AXI-Lite 制御バス
  • Root Port PCI Express BAR ディスエーブル
  • MPSoC システムの高位アドレス

改訂履歴

2018/06/06 - 初版

添付ファイル

関連添付ファイル

タイトル サイズ ファイルタイプ
Xilinx_Answer_70854_LFAR_PL_Bridge_RP_IP_Setup.pdf 348 KB PDF

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
70702 Zynq UltraScale+ MPSoC - PS/PL PCIe ドライバー - リリース ノート N/A N/A
AR# 70854
日付 06/06/2018
ステータス アクティブ
種類 一般
デバイス
  • Zynq UltraScale+ MPSoC
IP
  • AXI PCIe Gen3
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