UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

AR# 70875

AXI 1G/2.5G Ethernet - Vivado 2018.1 以前 - LVDS 上の UltraScale/UltraScale+ SGMII または 1000BASE-X - リセット後にリンク エラーとなることがある

説明

LVDS 上の非同期 SGMII または 1000BASE-X をサポートする AXI イーサネット コアをサンプル デザインの共有ロジックを用いて生成すると、リセット ロジックに問題が生じ、リンク エラーが発生することがあります。

ソリューション

サンプル デザイン ファイル core_name_support.v で、次のコードを用いて論理 AND を論理 OR に変更する必要があります。

元のバージョン:

assign local_reset = Tx_Logic_Rst_int && Rx_Logic_Rst_int;

変更後:

assign local_reset = Tx_Logic_Rst_int || Rx_Logic_Rst_int;

共有ロジックを使用しない AXI Ethernet コアとサンプルデザインは、この問題の影響を受けません。

1G/2.5G Ethernet PCS/PMA コアとサンプル デザインにも影響はありません。

この問題は、Vivado 2018.2 で修正される予定です。

AR# 70875
日付 09/24/2018
ステータス アクティブ
種類 一般
IP
このページをブックマークに追加