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AR# 7090

4.1i CORE Generator - 複数の階層レベルのデザインにおける VHDL モデルの代替インスタンシエーション

説明

キーワード : core, VHDL, behavior, simulation, コア, ビヘイビア, シミュレーション

重要度 : 標準

概要 :
4.1i CORE Generator フローを使用して、複数の階層レベルのデザインの VHDL モデルをインスタンシエートする方法について説明します。 この方法で、すべてのインスタンシエーション情報は 1 つの最上位コンフィギュレーションにまとめられます。 (各階層レベルで VHDL コンフィギュレーションを記述するのが理想的です。)

ソリューション

複数の階層レベルから構成されるデザインの場合、モジュールをインスタンシエートするときに、各階層レベルで VHDL コンフィギュレーションを宣言することをお勧めします。 そのように記述すれば、インスタンスとライブラリ エンティティ/アーキテクチャのバインドをコンパイルの最終段階まで待つことができます。

この方法は簡便であるだけでなく、すべての情報を 1 つの最上位コンフィギュレーションにまとめることができるという利点もあります。

たとえば、アーキテクチャ「struct_top」を含む最上位デザイン「top」があるとします。 このアーキテクチャでインスタンシエートされるのは、エンティティ「ent_1」に対応するコンポーネント「comp_1」で、エンティティにはアーキテクチャ「struct_1」が含まれます。 struct_1 には、コンポーネント「comp_2」 (C_MUX_BIT_V1_0) のインスタンスが複数含まれます。

最上位デザイン

entity top
...
architecture struct_top of top is
...
end

entity ent_1
...
architecture struct_1 of ent_1 is
...comp_2
end

component comp_1

CORE Generator モジュールのビヘイビア モデルを検知するには、最上位コンフィギュレーションを次のように記述する必要があります。

configuration top_cfg of top is
for struct_top:
for all : comp_1
for struct_1: architecture of comp_1

メモ : 次は、VHO ファイルからの抜粋です。

Start cut
for all: comp_2
use entity XilinxCoreLib.C_MUX_BIT_V1_0(behavioral)
generic map(etc etc);
end for;

End cut

end for;
end for;
end for;
end configuration;

これは反復記述です。目的の階層に至るまでこの記述を使用します。
AR# 7090
作成日 07/23/1999
最終更新日 10/09/2003
ステータス アーカイブ
タイプ 一般