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AR# 71094

Zynq UltraScale+ MPSoC - DMA/Bridge Subsystem for PCIe (AXI ブリッジ モード/ルート ポート - Vivado 2018.1) - AXIBAR2PCIEBAR に 64 ビット アドレスが設定されているとエンドポイント PCIe BAR が正しい位置にエニュメレートされない

説明

その他の問題/情報: (Xilinx Answer 70702) を参照

Zynq UltraScale+ MPSoC と PL PCIe ルート ポート、および PetaLinux 2018.1 を使用していて、PCIe IP の AXIBAR0 に 64 ビット アドレスが割り当てられている (AXIBAR2PCIEBAR に 64 ビット アドレスが設定されている) と、生成されたデバイス ツリー ファイルに正しくないノード プロパティが含まれることがあります。

ダウンストリーム エンドポイント BAR は正しくエニュメレートされず、メモリ空間アクセスに対してサポートされない要求 (UR) エラーで応答する可能性があります。



このアンサーは、PCI Express ソリューション センターの一部です。

(Xilinx Answer 34536)ザイリンクス PCI Express ソリューション センター

ソリューション

これは既知の問題であり、今後のツール バージョンで修正される予定です。 

この問題を回避するには、AXIBAR0 の下位および上位アドレスと AXIBAR2PCIEBAR0 を下位 32 ビットのアドレス空間のアドレスに割り当てます。 

DMA/Bridge サブシステム IP の AXIBAR1 以降の AXIBAR は、上位 64 ビット空間に割り当てることも、32 ビット アドレス空間に残すこともできます。

この問題が解決した後でも、PL PCIe ルート ポートにはダウンストリーム PCIe デバイスで使用可能な 32 ビット AXIBAR を推奨します。


注記: [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示しています。

問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

改訂履歴

2018/06/03 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
70702 Zynq UltraScale+ MPSoC - PS/PL PCIe ドライバー - リリース ノート N/A N/A
AR# 71094
日付 06/05/2018
ステータス アクティブ
種類 既知の問題
デバイス
  • Zynq UltraScale+ MPSoC
IP
  • AXI PCIe Gen3
  • DMA for PCI Express (PCIe) Subsystem
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