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AR# 71095

DMA/Bridge Subsystem for PCI Express (ブリッジ モード - Vivado 2017.4) - IP インテグレーターで AXIBAR および AXIBAR_HIGHADDR が正しく設定されず 64 ビット S_AXI アクセス中に DECERR が発生する

説明

問題の発生したバージョン: v4.0 (Rev1)

修正バージョンおよびその他の既知の問題: (Xilinx Answer 65443)

IP インテグレーター デザインで、DMA/Bridge Subsystem for PCI Express をブリッジ モードで使用しています。

AXIBAR に対して下位および上位アドレスを上位 64 ビット アドレス範囲に割り当てたアドレス読み出しおよび書き込み要求 (AR/AW) を実行すると、デコード エラー(DECERR) が返されます。



このアンサーは、PCI Express ソリューション センターの一部です。

(Xilinx Answer 34536)ザイリンクス PCI Express ソリューション センター

ソリューション

この問題は、IP インテグレーター環境でアドレス マネージャー S_AXI_BAR のアドレス設定からのアドレスと一致しないために発生します。

この問題を回避するには、DMA/Bridge Subsystem for PCI Express と関連付けられたすべての AXI BAR に対して 32 ビット アドレス空間のアドレスのみを使用してください。

64 ビット空間のアドレスが必要な場合は、2017.3 を使用するか、2018.1 にアップグレードしてください。この問題は、Vivado 2017.4 でのみ発生します。

改訂履歴

2018/06/03 - 初版

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
65443 DMA Subsystem for PCI Express - Release Notes and Known Issues for Vivado 2015.3 and newer tool versions N/A N/A
70702 Zynq UltraScale+ MPSoC - PS/PL PCIe ドライバー - リリース ノート N/A N/A
AR# 71095
日付 06/05/2018
ステータス アクティブ
種類 既知の問題
IP
  • AXI PCIe Gen3
  • DMA for PCI Express (PCIe) Subsystem
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