AR# 71191

UltraScale+ FPGA Integrated Endpoint Block for PCI Express / PCIe UltraScale+ 4c / UltraScale Architecture PHY for PCI Express (Vivado 2018.1) - Refclk が 125 MHz および 250 MHz の場合 Gen1 デザインでリンクがトレインしない

説明

問題の発生したバージョン: Vivado 2018.1

修正バージョンおよびその他の既知の問題:

PCI Express Gen1 に 2.5 GT/s を選択した状態で、システム基準クロックの周波数を 125 MHz または 250 MHz に選択すると、生成したコアがハードウェアでもシミュレーションでもリンクできなくなります。 

これは、GT ウィザードのサブスコアで間違った TXOUTCLK ソースが選択されているので、TXPROGDIV_OUT が正しく駆動できなくなっていることが原因です。このため、txprogdiv_reset_done でリンク トレーニングが停止します。

さらに、サンプル デザインの一部として GT ウィザードを生成すると、ポートが一致しないため、デザインは合成されなくなります。

 

ar71191.JPG


このアンサーは、PCI Express ソリューション センターの一部です。

 

(Xilinx Answer 34536) ザイリンクス PCI Express ソリューション センター

ソリューション

このアンサーにリストされている問題は、コラの今後のリリースで修正される予定です。

パッチのインストール手順は、添付されているパッチ ファイルの「patch_readme」ディレクトリの説明を確認してください。

これは、Vivado 2018.1 の UltraScale+ FPGA Integrated Endpoint Block for PCI Express、PCIe UltraScale+ 4c、UltraScale Architecture PHY for PCI Express 用のパッチです。

注記: [問題の発生したバージョン] 列には、問題が最初に見つかったバージョンを示します。

問題はそれ以前のバージョンでも発生していた可能性がありますが、以前のバージョンではそれを検証するテストは実行されていません。

改訂履歴

2018/06/12 - 初版

添付ファイル

関連添付ファイル

タイトル サイズ ファイルタイプ
AR71191_Vivado_2018_1_preliminary_rev1.zip 3 MB ZIP

アンサー レコード リファレンス

関連アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
71147 DMA / Bridge Subsystem for PCI Express (Vivado 2018.1) - 問題修正のための緊急パッチ N/A N/A
AR# 71191
日付 06/15/2018
ステータス アクティブ
種類 既知の問題
IP