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AR# 71209

UltraScale/UltraScale+ DDR4 IP - ヘテロジニアス トラフィックのある DDR インターフェイスを高い率で使用するためのパフォーマンス最適化

説明

このパフォーマンス最適化ストラテジでは、メモリ コントローラーの効率に影響を及ぼす非常に短いバーストで出力される読み出し/書き込みリクエストのトラフィック パターンに依存するアプリケーションを設計する場合の、注意事項を説明します。

これは、DDR4 PL IP を使用するビデオ アプリケーションが対象ですが、この IP に限定されているわけではありません。

ビデオ アプリケーションには、スループットおよびレイテンシ要件を満たすためのパフォーマンス最適化のメモリ コントローラーが必要です。 

HEVC および AVC デコーダーでは、ザイリンクス DDR4 コントローラーのバンド幅/バス使用の効率を著しく制限するパターンにアクセスする DDR メモリが使用されます。 


Zynq UltraScale+ DDR4 PL (MIG) IP はビデオ アプリケーションには最適化されていません。特に、ブロック ベースのラスター スキャン順で DRAM にアクセスする HEVC/AVC CODEC アプリケーションには最適化されていません。 

ブロック ベースのラスターでは、読み出し/書き込みリクエストがメモリ コントローラーの効率にインパクトを与える非常に短いバーストで出力されます。

DRAM インターフェイスが x16 コンポーネントを使用して設計されている場合、使用可能なバンクおよびバンク グループの組み合わせが 8 に制限されるのですが、メモリ コントローラーの効率がさらに下がります。

バンクとバンク グループの組み合わせを 16 個イネーブルにする x8 またはデュアル ダイの x16 コンポーネントを使用して DRAM インターフェイスをインプリメントすると、ザイリンクス PL DDR4 IP のグループ FSM ロジックに関連付けられているオーバーヘッドを低減しながら、追加バンド幅が得られます。

短いバーストまたは頻繁に切り替わるバンク アドレス ピンを必要とするメモリ アドレス アクセス パターンなら、こうしておくとよい場合があります。


使用している DDR インターフェイス コンフィギュレーションで目標のシステム バンド幅を達成できるかどうかわからない場合は、(PG150) の第 7 章の「テストベンチ」を参照してください。

DDR4 IP アーキテクチャ、およびバンクとバンク グループが全体的な効率にどう影響するかについては、(PG150) の第 3 章の「グループマシン」、第 4 章の「パフォーマンス」を参照してください。 

https://japan.xilinx.com/cgi-bin/docs/ipdoc?c=mig;v=latest;d=pg150-ultrascale-memory-ip.pdf




 



ソリューション

  1. 4 つのバンク グループのある 16 個の DRAM バンクにアクセスできるようにするには、DRAM コンポーネントを使用して DRAM インターフェイスを設計します。
    デュアルダイ x16 パッケージもありますが、通常は、x8 および x4 コンポーネントを使用します。

  2. バンド幅要件が満たされる場合は、プロセッシング システム (PS) ベースのメモリ コントローラーを使用します。


注記: ツイン/デュアル ダイ コンポーネント (x16) を使用して設計する場合の追加の DDR4 制限については、(Xilinx Answer 66938) を参照してください。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
58435 UltraScale/UltraScale+ Memory IP - Master Release Notes and Known Issues N/A N/A
AR# 71209
日付 08/17/2018
ステータス アクティブ
種類 一般
デバイス 詳細 概略
ツール
IP
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