AR# 71314

コンフィギュレーション リードバックにより発生する MMCM および PLL での時間間隔エラーの修正ガイダンスおよび緩和策

説明

概要:

コンフィギュレーション リードバックにより、MMCM および PLL へのカップリングが少量あるデータ ラインが実行されます。

この結果、回路の小さなサブセットで時間間隔エラー (TIE) のジッターが増え、またその増分もまちまちになります。

コンフィギュレーション リードバックを使用すると必ず同じ問題が発生します。

リードバック、CRC、SEM IP、内部または外部 SEU スクラビングなど、コンフィギュレーション リードバックでこの問題が発生します。

どのタイプの回路がこの問題の影響を受けるのか、またその検出方法と緩和策を次に示します。

デザインへの影響:

コンフィギュレーション リードバックが使用されているデザイン:

  • MMCM および PLL のみが影響を受けます。
  • GT、メモリなど、スタンドアロンのブロック (ブロック RAM、DSP、ファブリックなど) は影響を受けません。

デバイスへの影響:

  • 7 シリーズ: MMCM および PLL の両方が影響を受けます。
  • UltraScale: MMCM および PLL の両方が影響を受けます。
  • UltraScale+: 影響はありません。
ソフトウェアでの影響
  • UltraScale デバイスに関しては、2020.1.1 以降の Vivado ツール セクションを参照してください。

ソリューション

次は、コンフィギュレーション リードバックにより TIE (時間間隔エラー) ジッターが増えてしまうデザインのタイプを説明し、また各ユース ケースの推奨回避策を紹介します。

ユース ケース 1:

デザイン機能:

次のクロック間の同期クロック乗せ換えがあるデザイン:

  1. MMCM および PLL (MMCM から PLL へのカスケードおよび MMCM を含む) (図 1)
  2. 異なるバンクにある 2 つの MMCM (図 2)
  3. 異なるバンクにある 2 つの PLL (図 2)
  4. 同じバンクにある場合であっても、MMCM から PLL へのカスケードおよび PLL (図 3)

図 1: MMCM および PLL からのクロック間の同期クロック乗せ換えのあるデザイン


図 2: 異なるバンクにある MMCM/PLL からのクロック間の同期クロック乗せ換えのあるデザイン


図 3: MMCM から PLL へのカスケードと PLL からのクロック間の同期クロック乗せ換えのあるデザイン

評価手順:

リードバック CRC の結果、クロック出力に見られる TIE ジッターの増分合計は、入力周波数、VCO 周波数 (M 分周値)、使用されているクロック マネージメント エレメント (MMCM または PLL、MMCM から PLL へのカスケード) に応じて変化します。

リードバック CRC 起因のジッターの影響は、7 シリーズ デバイスでは、MMCM よりも PLL で悪くなります。逆に UltraScale デバイスでは、PLL よりも MMCM で悪くなります。

さらに、異なるバンクにある MMCM/PLL は、シーケンスをスキャンする行ごとのリードバック CRC に起因する TIE ジッター増分の影響をそれぞれに受けます。これは、バンクがそれぞれにデバイス アーキテクチャの異なる行にあることが理由です。

これらの要因により、前出のクロッキング コンフィギュレーションからのクロックに関与する CDC (クロック乗せ換え) パスのタイミング マージンが低下する可能性があります。

前出のタイプでの CDC パスすべてで使用されるクロック トポロジに基づき TIE の増加を評価するには、ザイリンクスから提供されている次の基準クロックを使用してください。

7 シリーズ:

MMCM および PLL: 次の表を参照してください。

  REFCLK 周波数 (MHz)リードバックが原因で増加した TIE ジッターに起因するタイミング マージンの低下 (ps)
MMCM

(デフォルト BW)

> 25 MHz0
<= 25 MHz400

PLL

(デフォルト BW)

   
> 50 MHz200
25 < X <= 50 MHz400

< 25 MHz

1000

この要因は、この問題の影響を受ける CDC パスへの追加タイミング制約として、添付のスクリプトを実行した後、適用されます。

この追加制約を適用後に十分なタイミング マージンが残っていれば、システムはリードバック CRC に起因するジッターの影響を受けず、これ以上の措置は不要です。

マージンが残っていなければ、次の 7 シリーズでの緩和策を参照してください。

7 シリーズでの問題緩和手順:

  1. 1 つのクロック マネージメント エレメントのみを使用するよう、クリティカル パスをまとめます。可能であれば、1 つの MMCM でパス全体にクロック供給します。
  2. PLL が使用されている場合は、MMCM に切り替えます。
  3. MMCM から PLL へのカスケードがあれば、それを削除します。
  4. 入力クロック周波数を最大周波数に変更します。
  5. VCO 周波数を最大周波数に変更します。
  6. 添付のスクリプトを再実行します。

これらの変更の一部またはすべてを試した後、タイミング マージンを再び評価します。

UltraScale: (2020.1.1 以降のバージョン)

重要なお知らせ: BITSTREAM.PLL.BANDWIDTH および BITSTREAM.MMCM.BANDWIDTH プロパティは POSTCRC に設定できますが 2019.2 ~ 2020.1 のバージョンの Vivado では正しく機能しません。これらの Vivado バージョンの POSTCRC 設定が原因で PLL または MMCM がロックできない場合があります。

POSTCRC 設定は、2020.1.1 以降のバージョンの Vivado ツールで使用してください。2020.1 以前のバージョンの Vivado ツールを使用しているデザインでは、「UltraScale のマイグレーション手順 (2020.1 以前のバージョンの Vivado ツール)」セクションを参照してください。

PLL/MMCM 設定の最適化をするため、次に示す write_bitstream プロパティを設定し、コンフィギュレーション リードバックが引き起こす TIE ジッターの量を低減します。

**set_property BITSTREAM.PLL.BANDWIDTH POSTCRC [current_design]
**set_property BITSTREAM.MMCM.BANDWIDTH POSTCRC [current_design]

注記: write_bitstream プロパティの詳細は、UG908 を参照してください。

PLL: 次の表を参照してください。

  REFCLK 周波数 (MHz)リードバックが原因で増加した TIE ジッターに起因するタイミング マージンの低下 (ps)write_bitstream プロパティを適用したリードバックが原因で増加した TIE ジッターに起因するタイミング マージンの低下 (ps)

PLL

(デフォルト BW)

> 400+/- 125+/- 105
200 < X <= 400 MHz+/- 175+/- 130
100 < X <= 200 MHz+/- 240+/- 165

≤ 100 MHz (M=16)

+/- 260+/- 185
<= 100 MHz (M=16)+/- 190+/- 115

 

MMCM: コンフィギュレーション リードバックが原因で TIE ジッターが増加したことによるタイミング マージン低下 (ps) を計算するには、次の式を使用してください。

式: (2020.1.1 以降の Vivado ツールで write_bitstream の BITSTREAM.PLL.BANDWIDTH および BITSTREAM.MMCM.BANDWIDTH プロパティが POSTCRC が設定されている場合)

CFG_RDBK TIE jitter(ps) = A* ln(Reference_freq in MHz) + B

ここで、

A = -0.0819*(M)^2 - 5.7699*(M) - 405.03
B = 1.1648*(M)^2 - 39.737*(M) + 2953.7
M = フィードバック分周比 = VCO 周波数 / 基準周波数

式: (2020.1 以前のバージョンの Vivado ツール)

CFG_RDBK TIE jitter(ps) = A* ln(Reference_freq in MHz) + B

ここで、

A = -0.27*(M)2 + 19.86*(M) - 956.26
B = -0.047*(M)3 + 6.68*(M)2 - 283.27*(M) + 6703.6

M = フィードバック分周比 = VCO 周波数 / 基準周波数

この要因は、この問題の影響を受ける CDC パスへの追加タイミング制約として、添付のスクリプトを実行した後、適用されます。

この追加制約を適用後に十分なタイミング マージンが残っていれば、システムはリードバック CRC に起因するジッターの影響を受けず、これ以上の措置は不要です。

マージンが残っていなければ、次の UltraScale での緩和策を参照してください。

UltraScale 移行手順: (2020.1 以前のバージョンの Vivado ツール)

  1. 1 つのクロック マネージメント エレメントのみを使用するよう、クリティカル パスをまとめます。可能であれば、1 つの PLL でパス全体にクロック供給します。
  2. MMCM が使用されている場合は、PLL に切り替えます。
  3. MMCM から PLL へのカスケードがあれば、それを削除します。
  4. 入力クロック周波数を最大周波数に変更します。
  5. VCO 周波数を最大周波数に変更します。
  6. 添付のスクリプトを再実行します。

これらの変更の一部またはすべてを試した後、タイミング マージンを再び評価します。


ユース ケース 2:

デザイン機能:

システム同期 (または同期位相が不明) または非同期 SelectIO レシーバー インターフェイス。

評価手順:

リードバック CRC の結果、クロック出力に見られる TIE ジッターの増分合計は、入力周波数、VCO 周波数 (M 分周値)、使用されているクロック マネージメント エレメント (MMCM または PLL、MMCM から PLL へのカスケード) に応じて変化します。

リードバック CRC 起因のジッターの影響は、7 シリーズ デバイスでは、MMCM よりも PLL で悪くなります。逆に UltraScale デバイスでは、PLL よりも MMCM で悪くなります。

これらの影響を受け、MMCM または PLL を介して供給される、非同期または同期の位相不明なクロックに対してデータを中央揃えする目的で、スタティック/ダイナミック位相追跡が必要な I/O インターフェイスでレシーバー全体のマージンが低下する可能性があります。

使用されているクロック トポロジに基づいて、TIE 増加を評価するには、ザイリンクスから提供されている次の基準を使用してください。

7 シリーズ:

MMCM および PLL: 次の表を参照してください。

  REFCLK 周波数 (MHz)リードバックが原因で増加した TIE ジッターに起因するタイミング マージンの低下 (ps)
MMCM

(デフォルト BW)

> 25 MHz0
<= 25 MHz400

PLL

(デフォルト BW)

   
> 50 MHz200
25 < X <= 50 MHz400

< 25 MHz

1000

この要因は、レシーバー マージン計算用に追加エラー (データ有効ウィンドウのクロージャ) として適用されます。

この追加エラーを適用後に十分なレシーバー マージンが残っていれば、システムはリードバック CRC に起因するジッターの影響を受けず、これ以上の措置は不要です。

マージンが残っていなければ、次の 7 シリーズでの緩和策を参照してください。

7 シリーズでの問題緩和手順:

  1. PLL が使用されている場合は、MMCM に切り替えます。
  2. MMCM から PLL へのカスケードがあれば、それを削除します。
  3. 入力クロック周波数を最大周波数に変更します。
  4. VCO 周波数を最大周波数に変更します。
これらの変更の一部またはすべてを試した後、レシーバー マージンを再び評価します。

 

UltraScale: (2020.1.1 以降のバージョン)

重要なお知らせ: BITSTREAM.PLL.BANDWIDTH および BITSTREAM.MMCM.BANDWIDTH プロパティは POSTCRC に設定できますが 2019.2 ~ 2020.1 のバージョンの Vivado では正しく機能しません。これらの Vivado バージョンの POSTCRC 設定が原因で PLL または MMCM がロックできない場合があります。

POSTCRC 設定は、2020.1.1 以降のバージョンの Vivado ツールで使用してください。2020.1 以前のバージョンの Vivado ツールを使用しているデザインでは、「UltraScale のマイグレーション手順 (2020.1 以前のバージョンの Vivado ツール)」セクションを参照してください。

PLL/MMCM 設定の最適化をするため、次に示す write_bitstream プロパティを設定し、コンフィギュレーション リードバックが引き起こす TIE ジッターの量を低減します。
**set_property BITSTREAM.PLL.BANDWIDTH POSTCRC [current_design]
**set_property BITSTREAM.MMCM.BANDWIDTH POSTCRC [current_design]

注記: write_bitstream プロパティの詳細は、UG908 を参照してください。

PLL: 次の表を参照してください。

  REFCLK 周波数 (MHz)リードバックが原因で増加した TIE ジッターに起因するタイミング マージンの低下 (ps)write_bitstream プロパティを適用したリードバックが原因で増加した TIE ジッターに起因するタイミング マージンの低下 (ps)

PLL

(デフォルト BW)

> 400+/- 125+/- 105
200 < X <= 400 MHz+/- 175+/- 130
100 < X <= 200 MHz+/- 240+/- 165

≤ 100 MHz (M=16)

+/- 260+/- 185
<= 100 MHz (M=16)+/- 190+/- 115

 

MMCM: コンフィギュレーション リードバックが原因で TIE ジッターが増加したことによるタイミング マージン低下 (ps) を計算するには、次の式を使用してください。

 

式: (2020.1.1 以降の Vivado ツールで write_bitstream の BITSTREAM.PLL.BANDWIDTH および BITSTREAM.MMCM.BANDWIDTH プロパティが POSTCRC が設定されている場合)

CFG_RDBK TIE jitter(ps) = A* ln(Reference_freq in MHz) + B

ここで、

A = -0.0819*(M)^2 - 5.7699*(M) - 405.03
B = 1.1648*(M)^2 - 39.737*(M) + 2953.7
M = フィードバック分周比 = VCO 周波数 / 基準周波数

式: (2020.1 以前のバージョンの Vivado ツール)

CFG_RDBK TIE jitter(ps) = A* ln(Reference_freq in MHz) + B

ここで、

A = -0.27*(M)2 + 19.86*(M) - 956.26
B = -0.047*(M)3 + 6.68*(M)2 - 283.27*(M) + 6703.6

M = フィードバック分周比 = VCO 周波数 / 基準周波数

この要因は、レシーバー マージン計算用に追加エラー (データ有効ウィンドウのクロージャ) として適用されます。

この追加エラーを適用後に十分なレシーバー マージンが残っていれば、システムはリードバック CRC に起因するジッターの影響を受けず、これ以上の措置は不要です。

マージンが残っていなければ、次の UltraScale での緩和策を参照してください。

UltraScale 移行手順: (2020.1 以前のバージョンの Vivado ツール)

  1. MMCM が使用されている場合は、PLL に切り替えます。
  2. MMCM から PLL へのカスケードがあれば、それを削除します。
  3. 入力クロック周波数を最大周波数に変更します。
  4. VCO 周波数を最大周波数に変更します。

これらの変更の一部またはすべてを試した後、レシーバー マージンを再び評価します。


ユース ケース 3:

デザイン機能:

転送クロックが関連付けられていない送信 I/O インターフェイス (システム同期または非同期インターフェイスのトランスミッター)

評価手順:
 

リードバック CRC の結果、クロック出力に見られる TIE ジッターの増分合計は、入力周波数、VCO 周波数 (M 分周値)、使用されているクロック マネージメント エレメント (MMCM または PLL、MMCM から PLL へのカスケード) に応じて変化します。

リードバック CRC 起因のジッターの影響は、7 シリーズ デバイスでは、MMCM よりも PLL で悪くなります。逆に UltraScale デバイスでは、PLL よりも MMCM で悪くなります。

使用されているクロック トポロジに基づいて、TIE 増加を評価するには、ザイリンクスから提供されている次の基準を使用してください。

7 シリーズ:

MMCM および PLL: 次の表を参照してください。

  REFCLK 周波数 (MHz)リードバックが原因で増加した TIE ジッターに起因するタイミング マージンの低下 (ps)
MMCM

(デフォルト BW)

> 25 MHz0
<= 25 MHz400

PLL

(デフォルト BW)

   
> 50 MHz200
25 < X <= 50 MHz400

< 25 MHz

1000

 

この要因は、遠端レシーバー マージンの計算用に追加エラー (データ有効ウィンドウのクロージャ) として適用されます。

十分なレシーバー マージンが残っていれば、システムはリードバック CRC に起因するジッターの影響を受けず、これ以上の措置は不要です。

マージンが残っていなければ、次の 7 シリーズでの緩和策を参照してください。

7 シリーズでの問題緩和手順:

  1. PLL が使用されている場合は、MMCM に切り替えます。
  2. MMCM から PLL へのカスケードがあれば、それを削除します。
  3. 入力クロック周波数を最大周波数に変更します。
  4. VCO 周波数を最大周波数に変更します。

これらの変更の一部またはすべてを試した後、システム マージンを再び評価します。

UltraScale: (2020.1.1 以降のバージョン)

重要なお知らせ: BITSTREAM.PLL.BANDWIDTH および BITSTREAM.MMCM.BANDWIDTH プロパティは POSTCRC に設定できますが 2019.2 ~ 2020.1 のバージョンの Vivado では正しく機能しません。これらの Vivado バージョンの POSTCRC 設定が原因で PLL または MMCM がロックできない場合があります。

POSTCRC 設定は、2020.1.1 以降のバージョンの Vivado ツールで使用してください。2020.1 以前のバージョンの Vivado ツールを使用しているデザインでは、「UltraScale のマイグレーション手順 (2020.1 以前のバージョンの Vivado ツール)」セクションを参照してください。

PLL/MMCM 設定の最適化をするため、次に示す write_bitstream プロパティを設定し、コンフィギュレーション リードバックが引き起こす TIE ジッターの量を低減します。
**set_property BITSTREAM.PLL.BANDWIDTH POSTCRC [current_design]
**set_property BITSTREAM.MMCM.BANDWIDTH POSTCRC [current_design]

注記: write_bitstream プロパティの詳細は、UG908 を参照してください。

PLL: 次の表を参照してください。

  REFCLK 周波数 (MHz)リードバックが原因で増加した TIE ジッターに起因するタイミング マージンの低下 (ps)write_bitstream プロパティを適用したリードバックが原因で増加した TIE ジッターに起因するタイミング マージンの低下 (ps)

PLL

(デフォルト BW)

> 400+/- 125+/- 105
200 < X <= 400 MHz+/- 175+/- 130
100 < X <= 200 MHz+/- 240+/- 165

≤ 100 MHz (M=16)

+/- 260+/- 185
<= 100 MHz (M=16)+/- 190+/- 115

 

MMCM: コンフィギュレーション リードバックが原因で TIE ジッターが増加したことによるタイミング マージン低下 (ps) を計算するには、次の式を使用してください。

 

式: (2020.1.1 以降の Vivado ツールで write_bitstream の BITSTREAM.PLL.BANDWIDTH および BITSTREAM.MMCM.BANDWIDTH プロパティが POSTCRC が設定されている場合)

CFG_RDBK TIE jitter(ps) = A* ln(Reference_freq in MHz) + B

ここで、

A = -0.0819*(M)^2 - 5.7699*(M) - 405.03
B = 1.1648*(M)^2 - 39.737*(M) + 2953.7
M = フィードバック分周比 = VCO 周波数 / 基準周波数

式: (2020.1 以前のバージョンの Vivado ツール)

 

CFG_RDBK TIE jitter(ps) = A* ln(Reference_freq in MHz) + B
 

ここで、

 

A = -0.27*(M)2 + 19.86*(M) - 956.26
B = -0.047*(M)3 + 6.68*(M)2 - 283.27*(M) + 6703.6

M = フィードバック分周比 = VCO 周波数 / 基準周波数

 

この要因は、遠端レシーバー マージンの計算用に追加エラー (データ有効ウィンドウのクロージャ) として適用されます。

十分なレシーバー マージンが残っていれば、システムはリードバック CRC に起因するジッターの影響を受けず、これ以上の措置は不要です。マージンが残っていなければ、次の UltraScale での緩和策を参照してください。

UltraScale 移行手順: (2020.1 以前のバージョンの Vivado ツール)

  1. MMCM が使用されている場合は、PLL に切り替えます。
  2. MMCM から PLL へのカスケードがあれば、それを削除します。
  3. 入力クロック周波数を最大周波数に変更します。
  4. VCO 周波数を最大周波数に変更します。

これらの変更の一部またはすべてを試した後、システム マージンを再び評価します。


ユース ケース 4:

デザイン機能:

データ/クロックが複数のバンクにまたがっていて、それらのバンクが、複数のバンクのクロック マネージメント エレメント (MMCM または PLL) からクロック供給されているソース同期送信 I/O インターフェイス。

評価手順:

リードバック CRC の結果、クロック出力に見られる TIE ジッターの増分合計は、入力周波数、VCO 周波数 (M 分周値)、使用されているクロック マネージメント エレメント (MMCM または PLL、MMCM から PLL へのカスケード) に応じて変化します。

リードバック CRC 起因のジッターの影響は、7 シリーズ デバイスでは、MMCM よりも PLL で悪くなります。逆に UltraScale デバイスでは、PLL よりも MMCM で悪くなります。

リードバック CRC は一度に 1 行ずつ実行されます。この CRC 実行に起因する TIE ジッターの増加は、同時に異なるバンクにある MMCM/PLL のクロック出力には見られません。

これにより、複数のバンクの MMCM/PLL からクロック供給される複数のバンクにまたがっているインターフェイスのシステム マージンが低下するので、遠端で位相関係を固定する必要があります。

使用されているクロック トポロジに基づいて、TIE 増加を評価するには、ザイリンクスから提供されている次の基準を使用してください。

7 シリーズ:

MMCM および PLL: 次の表を参照してください。

  REFCLK 周波数 (MHz)リードバックが原因で増加した TIE ジッターに起因するタイミング マージンの低下 (ps)
MMCM

(デフォルト BW)

> 25 MHz0
<= 25 MHz400

PLL

(デフォルト BW)

   
> 50 MHz200
25 < X <= 50 MHz400

< 25 MHz

1000

この要因は、遠端レシーバー マージンの計算用に追加エラー (データ有効ウィンドウのクロージャ) として適用されます。

十分なレシーバー マージンが残っていれば、システムはリードバック CRC に起因するジッターの影響を受けず、これ以上の措置は不要です。

マージンが残っていなければ、次の 7 シリーズでの緩和策を参照してください。

7 シリーズでの問題緩和手順:

  1. 1 つのクロック マネージメント エレメントのみを使用するよう、インターフェイスをまとめます。可能であれば、1 つの MMCM でインターフェイス全体にクロック供給します。
  2. PLL が使用されている場合は、MMCM に切り替えます。
  3. MMCM から PLL へのカスケードがあれば、それを削除します。
  4. 入力クロック周波数を最大周波数に変更します。
  5. VCO 周波数を最大周波数に変更します。

これらの変更の一部またはすべてを試した後、システム マージンを再び評価します。

UltraScale: (2020.1.1 以降のバージョン)

重要なお知らせ: BITSTREAM.PLL.BANDWIDTH および BITSTREAM.MMCM.BANDWIDTH プロパティは POSTCRC に設定できますが 2019.2 ~ 2020.1 のバージョンの Vivado では正しく機能しません。これらの Vivado バージョンの POSTCRC 設定が原因で PLL または MMCM がロックできない場合があります。

POSTCRC 設定は、2020.1.1 以降のバージョンの Vivado ツールで使用してください。2020.1 以前のバージョンの Vivado ツールを使用しているデザインでは、「UltraScale のマイグレーション手順 (2020.1 以前のバージョンの Vivado ツール)」セクションを参照してください。

PLL/MMCM 設定の最適化をするため、次に示す write_bitstream プロパティを設定し、コンフィギュレーション リードバックが引き起こす TIE ジッターの量を低減します。
**set_property BITSTREAM.PLL.BANDWIDTH POSTCRC [current_design]
**set_property BITSTREAM.MMCM.BANDWIDTH POSTCRC [current_design]

注記: write_bitstream プロパティの詳細は、UG908 を参照してください。

PLL: 次の表を参照してください。

  REFCLK 周波数 (MHz)リードバックが原因で増加した TIE ジッターに起因するタイミング マージンの低下 (ps)write_bitstream プロパティを適用したリードバックが原因で増加した TIE ジッターに起因するタイミング マージンの低下 (ps)

PLL

(デフォルト BW)

> 400+/- 125+/- 105
200 < X <= 400 MHz+/- 175+/- 130
100 < X <= 200 MHz+/- 240+/- 165

≤ 100 MHz (M=16)

+/- 260+/- 185
<= 100 MHz (M=16)+/- 190+/- 115

 

MMCM: コンフィギュレーション リードバックが原因で TIE ジッターが増加したことによるタイミング マージン低下 (ps) を計算するには、次の式を使用してください。

 

式: (2020.1.1 以降の Vivado ツールで BITSTREAM.PLL.BANDWIDTH および BITSTREAM.MMCM.BANDWIDTH プロパティが POSTCRC が設定されている場合)

CFG_RDBK TIE jitter(ps) = A* ln(Reference_freq in MHz) + B

ここで、

A = -0.0819*(M)^2 - 5.7699*(M) - 405.03
B = 1.1648*(M)^2 - 39.737*(M) + 2953.7
M = フィードバック分周比 = VCO 周波数 / 基準周波数

式: (2020.1 以前のバージョンの Vivado ツール)

 

CFG_RDBK TIE jitter(ps) = A* ln(Reference_freq in MHz) + B

ここで、

 

A = -0.27*(M)2 + 19.86*(M) - 956.26
B = -0.047*(M)3 + 6.68*(M)2 - 283.27*(M) + 6703.6

M = フィードバック分周比 = VCO 周波数 / 基準周波数

 

この要因は、遠端レシーバー マージンの計算用に追加エラー (データ有効ウィンドウのクロージャ) として適用されます。

十分なレシーバー マージンが残っていれば、システムはリードバック CRC に起因するジッターの影響を受けず、これ以上の措置は不要です。

マージンが残っていなければ、次の UltraScale での緩和策を参照してください。

UltraScale 移行手順: (2020.1 以前のバージョンの Vivado ツール)

  1. 1 つのクロック マネージメント エレメントのみを使用するよう、インターフェイスをまとめます。可能であれば、1 つの MMCM でインターフェイス全体にクロック供給します。
  2. MMCM が使用されている場合は、PLL に切り替えます。
  3. MMCM から PLL へのカスケードがあれば、それを削除します。
  4. 入力クロック周波数を最大周波数に変更します。
  5. VCO 周波数を最大周波数に変更します。

 

これらの変更の一部またはすべてを試した後、システム マージンを再び評価します。



2019.2 ~ 2020.1 バージョンの Vivado ツール


これらのプロパティは、2019.2 ~ 2020.1 のバージョンでも存在します。

ただし、これらのプロパティを使用しないでください。これらのバージョンの Vivado ツールでは、これらのプロパティが原因でロックが正しく実行されない可能性があります。

set_property BITSTREAM.PLL.BANDWIDTH POSTCRC [current_design]
set_property BITSTREAM.MMCM.BANDWIDTH POSTCRC [current_design]

これらのプロパティは、2020.1.1 以降のバージョンで使用してください。

添付ファイル

関連添付ファイル

タイトル サイズ ファイルタイプ
TIE_Checker.tcl 19 KB TCL
AR# 71314
日付 08/17/2020
ステータス アクティブ
種類 一般
デバイス 詳細 概略