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AR# 71375

DMA Subsystem for PCI Express / Queue DMA subsystem for PCI Express (Vivado 2018.2) - 問題修正用の緊急パッチ

説明

問題の発生したバージョン:

  • DMA / Bridge Subsystem for PCI Express v4.1 - (Vivado 2018.2)
  • UltraScale+ PCI Express 4c Integrated Block v1.0 (Rev. 3) - (Vivado 2018.2)

修正バージョンおよびその他の既知の問題: 

このアンサーに添付されている緊急パッチは、Vivado 2018.2 の DMA / Bridge Subsystem for PCI Express での問題を修正するためのものです。修正の詳細は次のとおりです。  

このパッチには、2018.1 のこれまでにリリースされている問題修正も含まれています。詳細は、 (Xilinx Answer 65443) を参照してください。

問題 1:

UltraScale+ PCI Express 4c Integrated Block の DMA / Bridge Subsystem for PCI Express (XDMA - DMA モード) IP で、次のプロパティが設定されています。

set_property CONFIG.ext_sys_clk_bufg true [get_bd_cells <ip_name>]

ツールで次のようなエラー メッセージが表示されます。

Error message: [Synth 8-448] named port connection 'sys_clk_ce_out' does not exist for instance 'pcie4c_ip_i' of module 'pcie2axilite_sub_xdma_1_0_pcie4c_ip' ["/2018.2/test_designs/vu37p/freq_counters/freq_counters.srcs/sources_1/bd/pcie2axilite_sub/ip/pcie2axilite_sub_xdma_1_0/xdma_v4_1/hdl/verilog/pcie2axilite_sub_xdma_1_0_core_top.sv":4912]

sys_clk_ce_out は XDMA IP レベルにありますが、pcie4c レベルには伝搬しません。

上記の問題は、Queue DMA subsystem for PCI Express IP にも発生します。 

このアンサーで提供されている緊急パッチは、DMA Subsystem for PCI Express IP および Queue DMA subsystem for PCI Express IP の問題を修正するためのものです。 

問題 2:

Gen2 デバイスでは、DMA / Bridge Subsystem for PCI Express v4.1 IP のサンプル デザインで破損した MSI-X パケットが送信されます。

このアンサーは、PCI Express ソリューション センターの一部です。

(Xilinx Answer 34536)ザイリンクス PCI Express ソリューション センター

ソリューション

この問題は、このコアの次のバージョンで修正される予定です。 

パッチ用 ZIP ファイルに含まれている README ファイルにある手順に従って Vivado 2018.2 にパッチをインストールしてください。

問題 1 に関する注記:

IP 外部に BUFG_GT/BUFG_GT_SYNC をインスタンシエートする IP プロパティを設定:

PCI Express IBUFDS_GTE4 の sys_clk を複数のコンポーネントで共有するときにデザインが配線できない問題が修正されます。

これは、[Open Example Design] の前に実行する必要があります。 

このパッチを使用すると、手順 3 および 4 が自動的に実行されます。


1) Vivado Tcl コンソールで DMA Subsystem for PCI Express または PCI Express Integrated Block に次のプロパティを設定します。

  • IP インテグレーターを使用しない (ブロック デザインを使用しない) フロー:
set_property CONFIG.ext_sys_clk_bufg true [get_ips <ip_name>]
  • IP インテグレーターを使用する (ブロック デザインを使用する) フロー:
set_property CONFIG.ext_sys_clk_bufg true [get_bd_cells <ip_name>]

2) 新しい設定をデザインに適用するには、IP またはブロック デザインの出力ファイルをリセットして出力ファイルを再生成します。

3) 次に示すようにデザインに BUFG_GT および BUFG_GT_SYNC をインスタンシエートします。

wire sys_clk_bufg;
wire sys_clk_ce_out;
wire sync_sc_ce;
wire sync_sc_clr.

BUFG_GT bufg_gt_sysclk (.CE (sync_sc_ce), .CEMASK (1'd0), .CLR (sync_sc_clr), .CLRMASK (1'd0), .DIV (3'd0), .I (sys_clk), .O (sys_clk_bufg));
BUFG_GT_SYNC sys_sys_clk (.CESYNC(sync_sc_ce), .CLRSYNC (sync_sc_clr), .CE(sys_clk_ce_out), .CLK(sys_clk), .CLR (1'b0));


4) DMA Subsystem for PCI Express または PCI Express Integrated Block IP のインスタンシエーションで次のポートを追加または置換します。

.sys_clk ( sys_clk_bufg ),
.sys_clk_ce_out (sys_clk_ce_out)


改訂履歴

08/02/2018初版

添付ファイル

関連添付ファイル

タイトル サイズ ファイルタイプ
AR71375_Vivado_2018_2_preliminary_rev2.zip 11 MB ZIP
AR# 71375
日付 08/07/2018
ステータス アクティブ
種類 既知の問題
デバイス
  • Virtex UltraScale+
ツール
  • Vivado Design Suite - 2018.2
IP
  • DMA for PCI Express (PCIe) Subsystem
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