AR# 71415

Soft-Decision FEC (SDFEC) Integrated Block v1.1 (Rev 1) - 配置および周波数のガイドラインに沿っていないのに -2LI デバイス ファミリで DRC エラーがフラグされない

説明

Zynq UltraScale+ RFSoC ファミリで -2LI デバイスをターゲットにしている場合、SD-FEC の製品ガイドにある配置および FMAX のガイドラインに沿っていないのに、DRC エラーが表示されません。(PG256)

なぜこういうことが起きるのですか。これでデザイン エラーは回避できるのですか。

ソリューション

これは、2018.2.1リリースの SDFEC v1.1 (Rev 1) の既知の問題です。2018.3 以降のバージョンでは修正される予定です。

-2LI デバイスは 2018.2.1 Vivado リリースで Zynq UltraScale+ RFSoC ファミリに追加されました。 

ところが、SD-FEC DRC チェックはこの新しいスピード グレード用にアップデートされませんでした。そのため、製品ガイドにあるデザイン ルールに沿っていない場合でもフラグされません。

デザイン インプリメンテーションにエラーがないようにするには、Soft-Decision FEC Integrated Block v1.1 の製品ガイドを参照し、使用のデザインが SD-FEC IP コアの配置および FMAX ルールに従っているようにします。

Soft-Decision FEC (SDFEC) Integrated Block の既知の問題については、(Xilinx Answer 70720) を参照してください。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
70720 Soft-Decision FEC (SDFEC) Integrated Block - Vivado 2018.1 以降のバージョンでのリリース ノートおよび既知の問題 N/A N/A
AR# 71415
日付 08/14/2018
ステータス アクティブ
種類 既知の問題
ツール
IP