AR# 71554

Queue DMA subsystem for PCI Express (PCIe) (Vivado 2018.2) - 「[Opt 31-67] Problem: A LUT5 cell in the design is missing a connection on input pin I1」というエラー メッセージが表示される

説明

[AXI-lite slave interface] オプションがイネーブルになっていると、IP サンプル デザインを Vivado でインプリメンテーションするときの opt_design フェーズで、次のエラー メッセージが表示されます。


[Opt 31-67] Problem: A LUT5 cell in the design is missing a connection on input pin I1, which is used by the LUT equation. This pin has either been left unconnected in the design or the connection was removed due to the trimming of unused logic.
The LUT cell name is: qdma_0_i/inst/udma_wrapper/dma_top/base/CFG_INST/s_axil_wready_INST_0.



このアンサーは、PCI Express ソリューション センターの一部です。

(Xilinx Answer 34536)ザイリンクス PCI Express ソリューション センター

ソリューション

この問題を修正するには、次のように、xilinx_dma_pcie_ep.sv ファイルで S_AXI_LITE インターフェイス ポートを駆動します (ファイル パス: /qdma_0_ex/imports/xilinx_dma_pcie_ep.sv)。

      // AXI-Lite Interface
      .s_axil_awaddr   (32'b0),
      .s_axil_awuser   (8'b0),
      .s_axil_aruser   (8'b0),
      .s_axil_awprot   (3'b0),
      .s_axil_awvalid  (1'b0),
      .s_axil_awready  (),
      .s_axil_wdata    (32'b0),
      .s_axil_wstrb    (4'b0),
      .s_axil_wvalid   (1'b0),
      .s_axil_wready   (),
      .s_axil_bvalid   (),
      .s_axil_bresp    (),
      .s_axil_bready   (1'b0),
      .s_axil_araddr   (32'b0),
      .s_axil_arprot   (3'b0),
      .s_axil_arvalid  (1'b0),
      .s_axil_arready  (),
      .s_axil_rdata    (),
      .s_axil_rresp    (),
      .s_axil_rvalid   (),
      .s_axil_rready   (1'b0),
 

この問題は、このコアの次のバージョンで修正される予定です。

改訂履歴

2018/11/15 - 初版

AR# 71554
日付 11/15/2018
ステータス アクティブ
種類 一般
デバイス
ツール
IP