AR# 71575

JESD204B - 複数の JESD204 RX コアを使用して 1 つまたは複数の ADC に接続する際のガイダンス

説明

状況によって、複数の JESD204 RX コアを 1 つまたは複数の ADC に接続することが必要または望ましい場合があります。

このアンサーでは、複数の JESD204 RX コアを正しく接続し、レイテンシの差がゼロになるようにする方法を説明します。

ソリューション

下のブロック図では、2 つの JESD204 RX コアと 2 つの JESD204_PHY コアが接続されています。


 

ここでの注意点は、次のとおりです。

  • システム全体が同期であるため、すべてのクロックは共通のソースから生成される必要があります。
  • 各 JESD204_PHY コアで独自の refclk が必要とされます。
  • すべての JESD204_PHY コアおよび JESD204 RX コアで、1 つの共通の core_clk が共有されます。
  • separate refclk and core_clk および refclk as core_clk の両方のクロッキング方法がサポートされます (詳細は『JESD204 製品ガイド』 (PG066) を参照)。
    refclk as core_clk を使用する場合は、1 つの refclk からのみ core_clk が生成されます。
  • core_clk は、両方の JESD204 RX AXI-Stream データ インターフェイスに対する AXI-Stream クロックとして使用されます。
  • 両方の JESD204 RX コアによる SYSREF のキャプチャを確実にするには、D 型のフリップフロップを入力 SYSREF 信号に配置する必要があります。
    これの出力は、両方の JESD204 RX コアに供給される必要があります。
    このフリップフロップの w.r.t core_clk の Tsu Thd 要件を満たす必要があります。
  • ANDed SYNC 信号を使用してすべての ADC を駆動する必要があります。

上記を正しくインプリメントした場合、両方の JESD204 RX コアの出力がアラインされ、レイテンシの差がなくなります。

これを確認する方法:

  • AXI4-Stream rx_tvalid 信号をモニターします。 これらは、同じ core_clk サイクルにて High でアサートされる必要があります。 
  • フレーム/マルチフレーム信号の開始と終了をモニターします。これらは同一になる必要があります。

改訂履歴

2018/10/16 - 初版

AR# 71575
日付 10/16/2018
ステータス アクティブ
種類 一般
デバイス
IP