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AR# 71599

UltraScale/UltraScale+ DDR3/DDR4 Memory IP - x4、x8、および x16 メモリ デバイスをサポートするピン配置を作成する方法

説明

幅広いメモリ ソリューションと互換性を保つため、特に DIMM デバイス サポートを柔軟にするためには、x4、x8、および x16 メモリ デバイスをサポートする FPGA ピン配置を考慮する必要があります。

このアンサーでは、x4、x8、および x16 メモリ デバイスと互換性のある FPGA バイト レーン内の個々の信号を割り当てる方法を説明します。

もっと大型デバイスが必要になった場合、または、既存デバイスが寿命に達し、新しいパーツ用に IP を再コンフィギュレーションするする必要があって、ネイティブ コンポーネントが x8 デバイスでも今は x4 デバイスになっている場合でも、あるタイプの DIMM デバイスを起動時にターゲットにし、次に説明するようなピン配置にしておくと便利です。

ソリューション

一般的なガイダンス:

作業を始める前に、(UG583) にある DDR3 および DDR4 用の PCB ガイドラインと、(PG150) にある DDR3/DDR4 のピンおよびバンク ルールをお読みください。

(UG583) - 『UltraScale アーキテクチャ PCB デザイン ユーザー ガイド』

(PG150) - 『UltraScale メモリ製品ガイド』

x4、x8、および x16 メモリ デバイスをサポートする最終ピン配置を駆動する FPGA バイト レーン特定の要件については、(PG150) のピンおよびバンク ルールのセクションを参照してください。

x4、x8、および x16 と互換性のあるピン配置のバイト レーン割当

FPGA バイト レーンで共通のピン配置を使用して、x4、x8、および x16 をサポートするには、(PG150) のピンおよびバンク ルールのセクションで説明されている複数の要件を満たしている必要があります。 

これらの依存関係は、FPGA バイト レーンで使用可能な I/O のタイプや、キャリブレーションおよび DDR3/DDR4 プロトコルとの関係に左右されます。 


x4 メモリ デバイスと、x8 および x16 メモリ デバイスとの大きな違いは、x4 DDR3 デバイスにはデータ マスク (DM) ピンがなく、x4 DDR4 デバイスにはデータ マスクおよびデータ バス反転 (DM_n/DBI_n) ピンがないことです。 

x8 および x16 DDR3 デバイスの場合、DM ピンは常に FPGA からメモリ デバイスへ配線されます。

x8 および x16 DDR4 デバイスの場合、IP でのデータ マスクおよびデータ バス反転 (DBI) の設定にかかわらず、DM_n/DBI_n ピンは常に FPGA からメモリ デバイスへ配線されます。

さらに、x4 メモリ デバイスをターゲットにする場合は、各 DQS ペアに 4 ビットのデータがあります。つまり、1 つの FPGA バイト レーンの各 DQS ペアに 4 ビットのデータに等しい 2 ニブルがあるということです。 


DM および DM_n/DBI_n ピンには FPGA バイト レーンでの配置を制限する要件があります。 

これに関連して、DDR3/DDR4 デバイスのデータ ストローブ (DQS) ピンには FPGA バイト レーンでの配置を制限する要件があります。 

x4、x8、および x16 デバイスのコンフィギュレーションには、DM および DM_n/DBI_n ピン、DQS ピン配置に対するこれらの要件を満たすことができる FPGA バイト レーン内のこれらの信号割当は 1 つしかないと考えられます。

次の FPGA バイト レーンは、x4、x8、および x16 DDR3 デバイスと互換性のあるピン配置を示しています。


 

FPGA バイト レーンの N0 ピンの DM0 信号への配置、および DQS 割当を確認してください。x8 および x16 デバイス コンフィギュレーションの場合、各 8 ビットのデータに DQS ピンが 1 組しかありません。 

これらのコンフィギュレーションの場合、FPGA バイト レーンの N6 および N7 の DQS0 および DQS0_p ピンが DQS ペアです。x8 および x16 デバイスには DM 信号があるので、FPGA バイト レーンの N0 ピンに割り当てられます。

x4 メモリ コンポーネントをターゲットにしている場合、4 ビット データが 2 組、DQS ピンが 2 組あり、DM ピンはありません。x4 コンフィギュレーションの場合、2 つ目の DQS ペアは、FPGA バイト レーンの N0 および N1 ピンにあるDQS9_p および DQS9_n 信号です。

また、下位ニブルのデータ ビットは、N8 から N11 までのピンに配置されている DQ[3:0] グループで、N6 および N7 の DQS0 ストローブに関連付けられています。 

上位ニブルは、N2 から N5 までのピンに配置されている DQ[7:4] グループで、N0 および N1 のピンにある DQS9 ペアに関連付けられています。キャリブレーションが x4 コンフィギュレーションで機能するようにあうるには、この 4 ビットのニブルをこの方法で割り当てることが重要です。 

ニブル内の特定のデータ ビットはそのニブルのほかのデータ ビットと入れ替えることができます。x4 デバイスと互換性を保つ必要がある場合は、この 2 つのニブルをまたいで入れ替えることはできません。

次の FPGA バイト レーンは、x4、x8、および x16 DDR4 デバイスと互換性のあるピン配置を示しています。


 

共通の x4、x8、および x16 レイアウトをサポートするための DDR4 FPGA バイト レーン ピンを割り当てる場合も、DDR3 FPGA バイト レーン割当と同じルールに従います。 

x8 および x16 デバイスの DQS は N6 および N7 に配置されている DQS0_c および DQS0_t、N0 に配置されているDM0/DBI0 ピンです。 

x4 デバイスをターゲットにしている場合、4 ビットのニブルが 2 組、DQS が 2 組あって、DM0/DBI0 ピンはありません。2 つ目の DQS ペアはFPGA バイト レーンの N0 および N1 に配置されているDQS9_t および DQS9_c です。

ニブル内のデータ ビットの入れ替えには、同じルールが適用されます。x4 デバイスと互換性を保つには、この 2 つのニブルをまたいでデータ ビットを入れ替えることはできません。

x4 DIMM デバイスのピン マッピング

x4 メモリのピン配置に関してもう 1 点混乱しやすいのが、FPGA ツールで生成された DQS ペアおよびデータ ビットのボード上の実際のメモリ デバイスへの割り当てです。

次の図は、x4 コンポーネントをメモリ データシートにターゲットにした 72 ビットの DDR3 インターフェイスのマッピングを示しています。


 

次の図は、x4 コンポーネントをメモリ データシートにターゲットにした 72 ビットの DDR4 インターフェイスのマッピングを示しています。


 

これを見てもすぐには判然としないかもしれませんが、x4、x8、x16 をサポートする FPGA バイト レーンの割当方法に従い、また XDC からメモリ データシートへの DQS の割当方法に従っているなら、1 つのボード レイアウトで x4、x8、x16 メモリ デバイスとの互換性のある FPGA ピン配置を作成できます。

アンサー レコード リファレンス

マスター アンサー レコード

Answer Number アンサータイトル 問題の発生したバージョン 修正バージョン
58435 UltraScale/UltraScale+ Memory IP - Master Release Notes and Known Issues N/A N/A
AR# 71599
日付 11/09/2018
ステータス アクティブ
種類 一般
デバイス 詳細 概略
ツール
IP
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